Универсальный вычислительный автомат

(19) (11) 7 00 аИНьЛИОТККА НИЯ в ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ПИСАНИЕ ИЗ ТОРСНОМУ СВИДЕТЕЛЬСТВУ.(71) Грузинский ордена Ленина и орденаТрудового КрасногоЗнамени политехнический институтим.В.И.Ленина (72) Г.С. Цирамуа и Л,Ш; Имнаишвили (53) 681.3 (088.8)(56) Авторское свидетельство СССР У 1001080, кл. С 06 Р 7/00, 1981,Авторское свидетельство СССР У 454547, кл. ( 06 Р 7/00, 1972.(54)(57) УНИВЕРСАЛЬНЫЙ ВЫЧИСЛИТЕЛЬНЫЙ АВТОМАТ, содержащий блок памяти,многофункциональных модулей ( и - разрядность операндов) и блок управления, содержащий регистр адреса микрокоманд, узел микропрограммной памяти, регистр микрокоманд, регистр команд, счетчик команд, группу элементов запрета, одиннадцать групп элементов И, три элемента И, три группы элементов ИЛИ, причем в блоке управления. выход узла микропрограммной памяти соединен с входом регистра микро- команд, выход первого операционного поля которого соединен с первыми входами элементов И первой группы и первыми информационными входами элементов запрета группы, выход второго операционного поля регистра микрокоманд соединен с вторыми входами элементов И первой группы и с управляющими входами элементов запрета группы, выходы третьего операционного поля, четвертого операционного поля, первого и второго адресных полей регистра микрокоманд соединены соответотвенно с первым входом первого элемента И, первыми входами элементов И второй группы, первым входом второго элемента И и первыми входами элементов И третьей группы, третьи входы элементов И первой группы, вторые информационные входы элементов запрета группы, вторые входы первого и второго эле- ментов И, вторые входы элементов И второй и третьей групп соединены с первым тактовым входом автомата, выход счетчика команд соединен с первыми входами элементов И четвертой группы, выходы первого и второго полей адреса регистра команд соединены соответственно с первыми входами элементов И пятой и шестой групп, вьиоды которых соединены соответственно с первыми и торыми входами элементов ИЛИ первой группы, выходы которых соединены с информационным входом.счетчика команд, выходы элементов И седьмой группы соединены с входом регистра команд, выходы первогои второго полей адреса которого соединены соответственно с первыми входами элементов И восьмой и девятой групп, выход регистра адреса микро- команд соединен с первыми входами элементов И десятой группы, вторые входы и выходы которых соединены соответственно с вторым тактовым входом ав 1 омата и .адресным входом узла микропрограммной памяти, выход операционного поля регистра команд и выходы элементов И третьей группы соединены через соответствующие элементы ИЛИ второй группы с входами разрядов с первого по Ь) регистр адреса микрокомаид, входы44третьего и пятого элементов И соединены соответственно с инверсным ипрямым выходами второго триггера, атакже блок управления дополнительносодержит схему сравнения с нулем,два элемента ИЛИ, причем в блокеуправления выход схемы сравненияс нулем соединен с вторым входомтретьего элемента И, выходы восьмого и девятого элементов И первойгруппы, выход второго элемента запрета группы соединены соответственно с первым, вторым и третьимвходами первого элемента ИЛИ, выходпятого элемента И первой группы ивыход третьего элемента запретагруппы соединены соответственно спервыми и вторым входами второгоэлемента ИЛИ, выходы первого, четвертого, пятого, восьмого и девятого элементов запрета группы соединены соответственно с вторыми входами элементов И четвертой, девятой, восьмой, пятой и шестой групп,выходы третьего, шестого и седьмогоэлементов запрета группы соединенысоответственно с первыми входамиэлементов И седьмой группы, третьими входами элементов И третьей группы и счетным входом счетчика команд,выходы элементов И второй и четвертой групп соединены соответственнос третьими и четвертыми входамисоответствующих элементов ИЛИ третьей группы, выходы пятых элементов ИЛИ многофункциональных модулейсоединены с соответствующими входами схемы сравнения с нулем и с вторыми входами соответствующих элементов И седьмой группы блока управления, выходы пятых элементов ИЛИдвух старших многофункциональных модулей соединены с вторыми входамиэлементов И одиннадцатой группы блока управления выход первого элемента ИЛИ которого соединен с входомразрешения блока памяти, выходы элементов И с первого по четвертый первой группы, выход второго элемента ИЛИ и выходы элементов И с шестого по десятый первой группы блокауправления соединены соответственнос вторыми входами четвертого элемента И, второго элемента ИЛИ, шес.того элемента И, третьего элемента ИЛИ, седьмого элемента И, третьего элемента И, первым. входом второгоэлемента И, вторыми входами восьмо 11968(О)-го и (н -1)-го разрядов которого соединены с выходами элементов И одиннадцатой группы, первыевходы которых соединены с выходомпервого элемента И, выход второгоэлемента И соединен с первым входом третьего элемента И, выход которого соединен с входом Ь-го раз. ряда регистра адреса микрокоманд,выходы элементов И восьмой и девятой групп соединены соответственнос первыми и вторыми входами соответствующих элементов ИЛИ третьей группы, выходы которых соединены с ад. ресными входами блока памяти, выходпервого элемента И блока управлениясоединен с входом чтения-записи блока памяти, информационный вход и выход блока памяти соединены соответственно с выходом и информационным входом устройства, о т л ич а ю щ и й с я тем, что, с цельюсокращения аппаратурных затрат,каждый многофункциональный модульсодержит два триггера, девять элементов И, пять элементов ИЛИ, причем в многофункциональном модуле выходы первого, второго и третьегоэлементов И соединены с соответствующими входами первого элемента ИЛИ, выход которого соединен сединичным входом первого триггера,прямой выход которого соединен спервым входом четвертого элемента И,выход пятого элемента И соединен свходом второго элемента ИЛИ, выходкоторого соединен с нулевым входомпервого триггера, инверсный выходкоторого соединен с первым входомшестого элемента И, выход которогои выход четвертого элемента И соединенысоответственно с первыми входами третьего и четвертого элементов ИЛИ, второй вход четвертого элемента ИЛИ соединен с выходом седьмо го элемента И, первый вход которогосоединен с первыми входами первого,третьего и пятого элементов И, выходы четвертого и третьего элементов ИЛИ соединены соответственно сединичным и нулевым входами второготриггера, прямой и инверсный выходыкоторого соединены соответственно спервыми входами восьмого и девятогоэлементов И, выходы которых соединены соответственно с первым и вторым входами пятого элемента ИЛИ,вторые входы третьего и пятого элементов И объединены, третьи входы1196844го элемента И, девятого элемента И модуля; информационный вход устрой- и первого элемента И каждого много- ства соединен с первыми входами функционального модуля, прямой вы- первых элементов И многофункциоход второго триггера предыдущего нальных модулей, выходы пятых элемногофункционального модуля соединен ментов ИЛИ которых соединены с инс вторым входом второго элемента И. формационным входом блока памяпоследующего многофункционального ти.Изобретение относится к,автоматике и вычислительной технике ипредназначено для реализации логических и арифметических операций иустройств.Цель изобретения - сокращениеаппаратурных затрат.На фиг.1 представлена схемауниверсального вычислительного автомата; на фиг,2 - схема блока уп- .равления, на фиг.З - алгоритм сложения двух операндов, на фиг.4 -алгоритм выполнения команды.Универсальный вычислительныйавтомат содержит блок 1 управления,блок 2 памяти, многофункциональные модули 3, выходы 4 и входы 5устройства. Многофункциональный мо"дуль 3 содержит два триггера 6 и7, девять элементов И 8-16, пятьэлементов ИЛИ 17-21, первый и второй информационные входы 22 и 23,управляющие входы 24-33, первый ивторой выходы 34 и 35,Блок 1 управления содержитузел 36 микропрограммной памяти(фиг.2), регистр 37 микрокоманд,одиннадцать групп элементов И 3848, группу элементов запрета 49, триэлемента И 50-52, два элемента ИЛИ53 и 54,счетчик 55 команд, группыэлементов ИЛИ 56 и 57, регистр 58команд, группу элементов ИЛИ 59,регистр 60 адреса микрокоманд,первый и второй тактовые входы 61и 62 автомата, .схему 63 сравненияс нулем. Блок 1 управления обеспечивает выполнения микрокомандногои командного циклов. Микрокомандныйцикл предусматривает выборку микрокоманды и выдачу по назначению.Длина микрокомандного цикла дватакта Командный цикл предусматривает выборку команды из блока 2 памяти и обработку, Длина командногоцикла зависит от сложности выполняемой операции. Каждая операция командного цикла требует. выполнениямикрокомандного цикла.В универсальном вычислительномавтомате применяется двухадресныйформат команды, который включаеткод операции КОп и адреса .операн 1 О дов А 1 и А 2.Микрокоманды имеют следующий. вид.Первое поле микрокоманды - КОппредназначено для кодирования мик 15 роопераций, выполняемых на многофункциональных модулях 3.Поле-КОп используется такжедля выработки управляющих сигналов%1-%9. С целью отделения данных/20 управляющих сигналов в формате микрокоманды предусмотрено однобитовоеполе Е, При Е=О вырабатываютсясигналы Щ 1-%9, а при Е=1 - управляющие сигналы Ч 1-Ч 10. Для адресо 25 вания рабочих ячеек блока 2 памятив формате микрокоманды выделенополе АОЗУ. Поле АМк указываетадрес следующей микрокоманды,ПоляР и Н управляют соответственно учез 0 нием/записью блока 2 памяти и пере.ходом по значению выхода схемы 63сравнения с нулем.Сигналы Ч - Ч обеспечивают вы 1 Ополнение следующих операций:35 Ч (вход 24) - дизъюнкция содержимого первого 6 и второго7 триггеров;Ч (вход 25) - установка на нуль40 первого триггера 6Ч (вход 26) - конъюнкция содер 3жимого первого 6и второго 7 триггеров,/ (вход 32) Ч (вход 33) 1 О 40 установка на нульвторого триггера 7;прием операнда Хво второй триггер 7;сложение по модулю два операнда Хи содержимоговторого триггера 7, 1 О.прием операнда 0из соседнего многофункциональногомодуля 3;выдача на выходе 1534 содержимоговторого триггера7 в прямом коде,выдача на выходе34 содержимоговторого триггера7 в инверсномкоде,прием операнда Х .в первый триггер 256 назначения управляющих сигналов,Сигналы Ф/1 - В 9 обеспечивают вы- ЗО полнение следующих операций:%2 - считывание содержимогоблока 2 памяти по адресу 35записанного в регистре адреса блока 2 памяти(РгСч: ОЗУ)9/3 - прием команды в регистр 58команд (РгК; РгСч);Щ 4 - запись первого адреса А 1команды в регистр адресаблока 2 памяти (РгА:=А 1),9/5 - запись второго адреса А 2команды в регистр адреса 45блока 2 памяти (РгА:=А 2);9/6 - выдача кода операции КОп изрегистра 58 команд(РгАИк:=.КОп);9/7 - увеличение содерЖимого 50счетчика 55 команд на один% 8 - запись первого адреса А 1команды в счетчик 55 команд(СчК: =А 1); 55Щ 9 - запись второго адреса А 2,команды в счетчик 55 команд(СчК:=А 2). 4Универсальный вычислительный автомат работает следующим образом.На универсальном вычислительном автомате реализуются поразрядные логические операции. Так как для этих операций выходная функция зависит только от значений разрядов, то наиболее просто в универсальном вычислительном автомате реализуются логические операции. На универсальном вычислительном автомате реализуются как сингулярные булевые функции, так и функции от двух переменных. С помощью многошаговых операций можно выполнить сложные переключательные функциц от любого числа переменных, логическое сложение и умножение массива на вектор, логическое сложение и умножение булевых матриц и другие виды логической обработки информации. Универсальный, вычислительныйавтомат предназначен также для выполнения арифметических операцийсуммирования, сложения, вычитания,деления и любых других, реализациякоторых в конечном итоге сводитсяк последовательному выполнению операций конъюнкции, суммирования помодулю два и операции сдвига,С целью иллюстрации реализациилогических Функций.на универсальном вычислительном автомате приведено описание функционирования автомата при реализации конъюнкции,выполняемой следующим образом; Впервом такте первые 6 и вторые 7триггеры многофункциональных модулей 3 автомата соответственно сигналами Ч (вход 25) и Ч (вход 27)устанавливаются в нулевые состояния,Во втором такте с блока 2 памятиоперанд Х " Х,ХХ подаетсяна входы 22 многофункциональныхмодулей 3. Одновременно на пятые28 управляющие входы подается сигнал У .Открываютсяседьмые элементы И 14 многофункциональных модулей3 и операнд Х через четвертые элементы ИПИ 20 записывается во вторыетриггеры 7.В третьем такте с блока 2 памятиоперанд Ч= ЧЧЧчерез входы22 многофункциональных модулей 3 подается на первые входы первых элементов И 8, которые открываютсясигналом Ч (вход 33). Операнд. Ч че51рез первые элементы ИЛИ 17 заносит-ся в первые триггеры б многофункциональных модулей 3.Для осуществления операции коньюнкций подается сигнал Ч (вход 26)и содержимое первых триггеров 6 синверсных выходов через элементы И11 и ИЛИ 20 переписывается вовторые триггеры 7. В результатево вторых триггерах 7 устанавливается логическое произведение Х(С целью иллюстрации реализациимногошаговых операций приведемописание Функционирования универсального вычислительного автоматапри реализации операций сложениядвух операндов Х = ХХ 2 Хп и= УУ (Фиг.3).Для реализации суммирования примем следующий алгоритм;1) суммируются операнды потой 2 - Э = б О+ Р иногда 1= О,то 5 О"-Х и Р 4.2) находим конъюнкцию операндов13) происходит сдвиг Р+ на одинразряд влево - Р = 1 (Р+) и содержимое счетчика циклов увеличивается на один - (Сч = 1):=1+1;4) если содержимое счетчика циклов не равно ь,т. е.ф и, этапы 1-3повторяются, иначе процесс суммирования заканчивается.Операндь Х и У размещены в первой и во второй. ячейках блока 2памяти. Суммирование производится по шагам.Шаг 1 Подаются сигналы Ч и1с блока 1 управления на второй 25и четвертый 27 управляющие входымногофункциональных модулей 3.Обнуляются первые 6 и вторые 7триггеры многофункциональных модулей 3, обнуляется. также. счетчик55 тактов блока 1 управления,Шаг 2. На блок 2 памяти с блока 1 управления подается адрес и производится выборка первого .операнда. Одновременно с этим на пятый 28 и десятый 33 управляющие входы многофункциональных модулей 3 подаются сигналы ЧйЧ ,откры 1 ф 1 о ваются седьмой 14 и йервый 8 эле- менты И и 4 ерез четвертый 20 и первый 17 элементы ИЛИ первый операнд )( записывается во второй 7 и первьй 6 триггеры многофункциональных модулей 3. 196844 6Шаг 3. На блок 2 памяти с блока1 управления подается адрес второго операнда и производится выборка . Одновременно на шестой управляющий вход 29 подается сигнал Ч,Открываются третий 10.или пятый 12, в зависимости от значения операнда Х, элементы И многофункциональных модулей 3 и через первый10 17 и второй 18 элементы ИЛИ возбуждается один из входов первых триггеров. В первых триггерах 6 окажется сумма Х 9 У.Шаг 4. На первый 24 и третий 15 26 управляющие входы многофункциональных модулей 3 одновременно подЧ Ч, открываютсячетвертый 11 и шестой 13 элементы И и содержимое первых триггеровчерез четвертый 20 и третий 1920элементы ИЛИ переписывается во вторые триггерыШаг 5. На второй 25 и восьмой31 управляющие входы многофункциональных модулей 3 одновременно 1подаются сигналы ЧЧ и первый триггер 6 многофункциойальных модулей 3 устанавливается в нулевое состояние: сигнал Ч открываетвосьмые элементы И 15 и содержимое30вторых триггеров 7 через пятые элементы ИЛИ 21 и выходы 34 посылаются в блок 2 памяти по адресу 6, который выбирается блоком 1 управления.35Шаг 6. На десятые 33 и четвертые 27 управляющие входы одновременно подаются сигналы ЧоМ 4.Приэтом обнуляются вторые триггеры 7 ис блока памяти по адресу В выби-рается операнд Х, который записывается в первые триггеры многофункциональных модулей 3.Шаг 7. На пятые управляющие входы 28. подается сигнал Ч 5 Открываются седьмые элементы И 14 исодержимое (,+1)-й ячейки (операнд У) блока 2 памяти через седьмые элементы И 14 и четвертые элементы ИЛИ 20 переписываются во вторые триггеры 7.Шаг 8. На третьи управляющиевходы 26 .подается сигнал, открываются шестые элементы И 13 и вовторых триггерах 7 окажется результат Х(.Шаг 9,10,11. Происходит сдвигинформации. В первом такте происходит обнуление первых триггеров 6,71 Во втором такте подается сигнал Ч7 (вход 30) и содержимое второго триггера 7 1-го многофункционального модуля 3 переписывается в первый триггер 6 (1-1)-го многофункционального модуля,3. Сигнал Ч 1 (вход 30) подается на вторые входы вторых элементов И 9, первые входы которых связаны с прямым выхо дом второго триггера 7 предыдущего многофункционального модуля 3. Открываются вторые элементы И 9 и информация,. поступающая на вторые входы 23 многофункциональных модулей 3 от второго выхода 35 соседнего многофункционального модуля 3, через первый элемент ИЛИ 17 поступает на прямой вход пер-вого триггера 6, В третьем такте одновременно подаются сигналы Ч4 4 41196844 8 (вход 24) А Чэ (вход 26) и содержимое первых триггеров 6 переписывается во вторые триггеры 7 многофункциональных модулей 3.Шаг 12 . На восьмые управляющие. входы 31 подается сигнал Ч , Со 8 держимое вторых РБ -триггеров 7 переписывается в блок 2 памяти по адресу (9+1). Одновременно происхо дит увеличение содержимого счетчика тактов .на.один.После окончания шага 12 производится прове ка содержимого счетчика тактов. сли содержимое счет чика тактов н равно количеству разрядов опера дов, тогда все шаги повторяются (н в первом шаге ие происходит обн ение счетчика 55 тактов), иначе процесс суммировало ния заканчивается.11 96844 Фиг,4 емчик Тираж 709 ВНИИПИ Государственного ко по .делам изобретений и 035, Москва, Ж, РаушскПодписное итета ССС каз 7563/46 открытии ая наб., д.