Устройство для решения дифференциальных уравнений

СОЮЗ СОВЕТСКИХШесижРЕСПУБЛИК 511 С 06 Р 7/64 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙрръОПИСАНИЕ ИЗОБРЕТЕНИЯ,1.К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Институт проблем моделированияв энергетике АН Украинской ССР(56) 1Авторское свидетельство СССРМ 620980, кл, С 06 Г 15/32, 04.07,75.2. Авторское свидетельство СССРУ 565299, кл, С 06 Г 15/32, 01.07.75(54)(57) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФ-,ФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащееблок управления, И решающих блоковисходного шага и суперпозиции и первую группу из М коммутаторов управляющих сигналов, каждый решающий блокисходного шага и суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левойточки, дешифратор команд, регистр. коэффициента, сумматор, регистр команд,счетчик команд, регистр правой точки,две группы ключей, шесть групп элементов И, три группы элементов ИЛИ,регистр адреса, узел памяти, элементИЛИ, элемент НЕ, два элемента И, причем первый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции соединен с входом синхронизациирегистра коэффициента решающего блока исходного шага и суперпозиции,второй выход первой группы выходовраспределителя импульсов решающегоблока исходного шага и суперпозиции -со счетным входом счетчика команд решающего блока исходного шага и суперпозиции, третий выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпоэиции - с входом синхронизации регистра адреса решающего блока исходного шага и суперпозиции, четвертый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с управляющими входами ключей первой группы решающего блока исходного шага и суперпозиции, пятый выход первой группы выходов распределителя импульсов решающего блока исход ного шага и суперпозиции - с первыми входами элементов И первой группы решающего блока исходного шага и супер- позиции, шестой выход первой группы выходов распределителя импульсов ре- Ы шающего блока исходного шага и супер- позиции - с первыми входами элементов И второй группы решающего блока исход- ного шага и суперпозиции, седьмой вы-ход первой группы выходов распредели- , теля импульсов решающего блока исходного шага и суперпозиции - с .управляющими входами ключей второй группы решающего блока исходного шага и суперпозиции, восьмой выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхрони ю зации регистра команд решающего блока исходного шага и суперпозиции, девятый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра результата итерации решающего блока ис3 1104 пы выходов распределителя импульсов решающего блока исходного шага и су" перпозиции - с входом синхронизации регистра команд решающего блока исходного шага и суперпозиции, девятый вы ход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра результата итерации решающего блока исходного шага и суперпозиции, десятый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхро низации регистра левой точки решающего блока исходного шага и суперпоэи" ции, одиннадцатый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с управляющим входом сумматора решающего блока исходного шага и суперпозиции, двенадцатый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра правой точки решающего блока исходного шага и суперпозиции, первая группа входов распределителя импульсов решающегО блока исходного шага и суперпозиции соединена с выходами дешифратора команд решающего блока исходного шага и суперпозиции; входы которого соединены с информационными выходами регистра команд решающего блока исходного шага и суперпозиции, выходы ключей вто 35 рой группы решающего блока исходного шага и суперпозиции соединены с информационными входами регистра коэффйциента, регистра команд, регистра40 правой точки, первой группой информа. циокных входов регистра результата итерации и регистра левой точки ре шающего блока исходного шага и суперпозиции, выходы счетчика команд45 решающего блока исходного шага и суперпозиции соединены с информацион,ными. входами регистра адреса решающего блока исходного шага и суперпозиции, выходы регистра правой точки решающего блока исходного шага и суперпозиции соединены с входами первого слагаемого сумматора решающего бло ка исходного шага и суперпозиции, вхо ды второго слагаемого которого соединены с выходами регистра левой точки решающего блока исходного шага и суперпозиции, выходы сумматора решающе го блока исходного шага и еуперпози 5134 ции соединены с второй группой информационных входов регистра результатаитерации решающего блока исходногошага и суперпоэиции, первая группавыходов которого соединена с второй группой информационных входов регистра левой точки решающего блока исходного шага и суперпозиции, выходы ре"гистра коэффициента решающего блокаисходного шага и суперпоэиции соедииены с вторыми входами элемента И первой группы решающего блока исходногошага и суперпоэиции, вторая группавыходов регистра результата итерациирешающего блока исходного шага и суперпозиции соединена с вторыми входами элементов И второй группы решающего блока исходного шага и суперпозиции, выходы элементов И первой и вто-.рой групп решающего блока исходного шага и суперпозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ первой группы решающего блока исходного шага и суперпозиции, выходы которых соединеныс информационными входами ключей первой группы решающего блока исходногошага и суперпозиции,. выход элементаНЕ соединен с первым входом первогоэлемента И решающего блока исходного шага и суперпозиции и первыми входами элементов И третьей и четвертойгрупп решающего блока исходного шага и суперпозиции, выход второгоэлемента И решающего блока исходного шага и суперпозиции соединен с первым входом элемента ИЛИ решающегоблока исходного шага и суперпозиции,выходы элементов И пятой. группы решающего.блока исходного шага и суперпозиции соединены с первыми входами элементов ИЛИ третьей группы решающегоблока исходного шага и суперпозиции,информационные входы ключей второй группы решающего блока исходного шага и суперпозиции соединены с информационными выходами узла памяти решающега блока исходного шага и суперпозиции, выходы ключей первой группы решающего блока исходного шага и супер. - .позиции соединены с вторыми входами элементов И третьей группы решающего блока исходного шага и суперпозиции,выходы которых соединены с вторымивходами элементов ИЛИ второй группырешающего блока исходного шага и суперпозиции, выходы регистра адресарешающего блока исходного шага и суперпозиции соединены с вторымй входами элементов И четвертой группы решающего блока исходного шага и суперпозиции, выходы которых соединены с вторыми входами элементов ИЛИ третьей группы решающего блока исходного 5 шага и суперпозиции, первый выход второй группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции соединен с вторым входом йервого элемента И реша ющего блока исходного шага и супер- позиции, второй выход второй группы выходов распределителя импульсов ре шающего блока исходного шага и супер- позиции соединен с входом чтения уз ла памяти решающего блока исходного шага и суперпозиции, выход первого элемента И решающего блока исходного шага и суперпозиции соединен с вторым.входом элемента ИЛИ решающего 20 блока исходного шага и суперпозиции, выходы элементов ИЛИ второй и третьей групп решающего блока исходного шага и суперпозицин соединены соответственно с информационными и адрес ными входами узла памяти решающего блока исходного шага и суперпозиции, выходы элементов И шестой группы соединены с первымн входами элементов ИЛИ второй группы, коммутатор управ ляющих сигналов содержит регистр вывода, группу выходных ключей, четыре элемента И, группу входных ключей, регистр ввода, два дешифратора адреса, выходы первого в . четвертого эле ментов И коммутатора управляющих сигналов соединены соответственно с входом синхронизации регистра вывода, управляющими входами входных ключей, входом синхронизации регистра ввода 40 и управляющими входами выходных ключей коммутатора управляющих сигналов, выходы регистра ввода коммутатора управляющих сигналов соединены с информационными входами входных ключей45 группы коммутатора управляющих сигналов, выход первого дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами третьего и четвертого элементов И коммутатора уп. равляющих сигналов, выходы регистра50 вывода коммутатора управляющих сигналов подключены к информационным входам выходных ключей группы коммутатора управляющихсигналов, выход второго дешифратора адреса коммутатора управ-. 55 ляющих сигналов соединен с первыми входами первого и второго элементов И коммутатора управляющих сигналов, выходы выходных ключей группы, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов первой группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов и первым входом второй группы входов распределителя импульсов соответствующего решающего блока исходного шага и суперпозиции, введены И+1 решающих блоков половинного шага, вторая группа из И 1 коммутаторов управляющих сигналов, Й блоков подготовки суперпозиции, третья группа из И коммутаторов управляющих сиг-. налов, два блока местного управления и коммутатор данных, который содержит И узлов коммутации, причем решающий блок половинного шага содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИЭ регистр адреса, узел памяти, причем в каждом решающем блоке половинного шага первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации регистра коэффициента решающего блока половинного шага, второй выход первой группы выходов распределителя импульсов решающего блока половинного шага - со счетным входом счетчика команд решающего блока половинного шага, третий выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра адреса решающего блока половинного шага, четвертый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с управляющими входами ключей первой группы решающего блока половинного шага, пятый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с первыми входами элементов И первой группы решающего блока половин 7 1104 ного шага, шестой выход первой группы выходов распределителя импульсов реша" ющего блока половинного шага - .с первыми входами элементов И второй группы решающего блока половинного шага, седьмой выход первой группы выходов распределителя импульсов решающего блока половинного шага - с управляющими входаж ключей второй группы решающего блока половинного шага, 1 О восьмой выход первой группы выходов распределителя, импульсов решающего блока половинного шага - с входом синхронизации регистра команд решающего блока половинного шага, девя тый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра результата итерации решающего блока половинного шага, щ десятый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра левой точки решающего блока половинного шага, одиннадцатый выход первой группы выходов. распределителя импульсов решающего блока половинного шага - с управляющим входом сумматора решающего блока половинного шага, двенадцатый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра правой точки решающего блока половинного шага, первая35 группа входов распределителя импульсов решающего блока половинного шага соединена с выходами дешифратора команд решающего блока половинного шага, входы которого соединены с выходами регистра команд решающего блока половинного шага, выходы ключей второй группы решающего блока половинного шага соединены с информационными входами регистра коэффициента,45 регистра команд, регистра правой точки, первыми группами информационных входов регистра результата итерации и регистра левой точки решающего блока половинного шага, выходы счетчика команд решающего блока половинного шага соединены с информационными входами регистра адреса решающего блока половинного шага, выходы регистра пра. вой точки решающего блока половинного шага соединены с входами правого слагаемого сумматора решающего блока половинного шага, входы второго слагаемого которого соединены с информаци 513 8 онными выходами регистра левой точкирешающего блока половинного шага, выходы сумматора решающего блока половинного шага соединены с второйгруппой информационных входов регистра результата итерации решающего блока половинного шага, первая группа выходов которого соединена с второйгруппой информационных входов регистра левой точки решающего блока половинного шага, выходы регистра коэффициента решающего блока половинного шага соединена с вторыми входами элементов И первой группы решающего блока половинного шага, вторая группавыходов регистра результата итерации решающего блока половинного шага соединена с вторыми входами элементов И второй группы решающего блокаполовинного шага, выходы элементов Ипервой и второй групп решающего блока половинного шага соединены соответственно с первыми и вторыми входамигруппы элементов ИЛИ, выходы которых соединены с информационными входами ключей первой группы решающего блока половинного шага, первый выход второй группы выходов распределителя импульсов решающего блока половинного шага соединен с входом записи узла памяти решающего блока половинного шага, второй выход второй группы выходов распределителя импульсов решающего блока половинного шага соединен с входом чтения узла памяти решающего блока половинного шага, информационные входы ключей второй группы решающего блока половинного шага соединены с выходами узла памяти решающего блока половинного шага, выходы ключей первой группы решающего блока половинного шага соединены с информационными входами узла памяти решающего блока половинного шага, выходы регистра адреса соединены с адресными входами узла памяти решающего блока половинного шага,решающий блок подготовки суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел памяти, причем в блоке подготовки суперпоэиции первый выход первой группы выходов распределителя импульсов блока подготовра команд блока подготоки суперпоэиции, выходы ключей второй группы блока подготовки суперпозиции соединеныс информационными входами регистракоэффициента блока подготовки суперпозиции, регистра команд, регистраправой точки, первой группой информационных входов регистра результата итерации и регистра левой точкиблока подготовки суперпозиции, выходы счетчика команд блока подготовкисуперпозиции соединены с информационными входами регистра адреса блокаподготовки суперпозиции, выходы регистра правой точки блока подготовкисуперпозиции соединены с входами пер.вого слагаемого сумматора блока подготовки суперпозиции, входы второгослагаемого которого соединены с выходами регистра левой точки блока.подготовки суперпозиции, выходы сумматора блока подготовки суперпозициисоединены с второй группой информационных входов регистра результатаитерации блока подготовки суперпозиции, первая группа выходов которогосоединена с второй группой информационных входов регистра левой точкиблока подготовки суперпозиции, выходы регистра коэффициента блока подго"товки суперпозиции соединены с вторыми входами элементов И первой группы блока подготовки суперпозиции,вторая группа выходов регистра результата итерации блока подготовкисуперпозиции соединена с вторыми входами элементов И второй группы блокаподготовки суперпозиции, выходы первой и второй групп элементов И блока подготовки суперпозиции соединенысоответственно с первыми и вторымивходами элементов ИЛИ группы блокаподготовки суперпозиции, выходы которых соединены с информационными входами ключей первой группы блока подготовки суперпозиции, первый выходвторой группы выходов распределителяимпульсов блока подготовки суперпози.ции соединен с входом записи узла памяти блока подготовки суперпозиции,второй выход второй группы выходовраспределителя импульсов блока подготовки суперпозиции - с входом чтенияузла памяти блока подготовки суперпозиции, информационные входы ключейвторой группы блока подготовки суперпозиции соединены . с выходами узлапамяти блошка подготовки суперпозиции,выходы ключей первой .группы блока 9 1104513 ,10ки суперпоэиции соединен с входомсинхронизации регистра коэффициентаблока подготовки суперпозиции, второйвыход первой группы выходов распределителя импульсов блока подготовки су 5перпозиции - с счетным входом счетчика команд блока подготовки суперпоэиции,.третий выход первой группы выходов распределителя импульсов блокаподготовки суперпозиции - с входомсинхронизации регистра адреса блокаподготовки суперпоэиции, четвертыйвыход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с управляющими входамиключей первой группы блока подготовки суперпозиции, пятый выход первойгруппы выходов распределителя импульсов блока подготовки суперпозиции -с первыми входами элементов И первойгруппы блока подготовки суперпозиции,шестой выход первой группы выходовраспределителя импульсов блока подготовки суперпозиции - с первыми входами элементов И второй группы блокаподготовки суперпозиции, седьмой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с управляющими входами ключей второй группы блока подготовкисуперпозиции, восьмой выход первойгруппы выходов распределителя импульсов блока подготовки суперпоэиции -с входом синхронизации регистра команд блока подготовки суперпозиции,девятый выход первой группы выходовраспределителя импульсов блока подготовки суперпоэиции - с входом синхронизации регистра результата итерацииподготовки суперпозиции, десятый выход первой группы выходов распределителя импульсов блока подготовки суперпоэиции - с входом синхронизациирегистра леной точки блока подготовкисуперпозиции, одиннадцатый выход первой группы выходов распределителя им 45пульсов блока подготовки суперпоэиции - с управляющим входом сумматораблока подготовки суперпозиции, двенадцатЫй выход первой группы выходовраспределителя импульсов блока подгоОтовки суперпозиции - с входом синхронизации регистра правой точки блокаподготовки суперпозиции, первая группа входов распределителя импульсовблока подготовки суперпозиции соедикена с выходами дешифратора командблока подготовки суперпозиции, входыкоторого соединены с выходами регист 11 11 Оподготовки суперпозиции соединены с информационными входами узла памятиблока подгоговки суперпозиции, выходы регистра адреса блока подготовкисуперпоэиции соединены с адреснымивходами узла памяти блока подготовкисуперпозиции, узел коммутации коммутатора данных содержит дешифраторадреса, триггер, элемент И, группу информационных ключей, группу адресных ключей, управляющий ключ, выход дешифратора адреса подключен к вхо- ду синхронизации триггера узла коммутации коммутатора данных, выход которого соединен с первым входомэлемента И узла коммутации коммутатора данных, выход которого подключенк управляющим входам информационных,адресных и управляющего ключей узлакоммутации коммутатора данных, блок управления содержит узел памяти, регистр адреса, две группы ключей, счетчик команд, регистр команд, буферныйрегистр, дешифратор команд, распределитель импульсов, причем в блоке управления первый выход первой группывыходов распределителя импульсов соединен с входом синхронизации буферного регистра блока управления, второй выход первой группы выходов распределителя импульсов блока управления - со счетным входом счетчика команд блока управления, третий выходпервой группы выходов распределителяимпульсов блока управления - с входом синхронизации регистра адресаблока управления, четвертый выходпервой группы выходов распределителя импульсов блока управления - с управляющими входами ключей первой40группы блока управления, пятый выходпервой группы выходов распределителяимпульсов блока управления - с управляющими входами ключей второй группы блока управления, шестой выход45первой группы выходов распределителяимпульсов блока управления - с вхо,дом синхронизации регистра командблока управления, первая группа вхо дов распределителя импульсов блока управления соединена с выходами дешиф 50ратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, входы ключей первой группы блока управления соединены с информационными выходами буферного регистра блока управления, выходы информационных ключейвторой группы блока управления соеди 513 1 гнены с входами регистра команд блока управления и буферного .регистра блока управления, выходы счетчика команд блока управления соединены с входами регистра адреса блока управления, выходы ключей первой группы блока управления соединены с информационными входами узла памяти блока управления, входы ключей второй группы блока уп" равления соединены с выходами узла памяти блока управления, выходы регистра адреса блока управпения соединены с адресными входами узла памяти блока управления, первый выход второй группы выходов распределителя импульсов блока управления соединен с входом записи узла памяти блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управления, блок местного управления содержит узел памяти, регистр адреса, четыре группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распредепитель импульсов, четыре элемента И, два дешифратора адреса, регистр ввода, регистр вывода, причем в блоке местного управления первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации буферного регистра блока местного управления, второй выход первой группы выходов распределителя импульсов блока местного управления - со счетным входом счетчика команд блока местного управления, третий выход первой группы выходов распределителя импульсов блока местного управления - с входом синхронизации регистра адреса блока местного управления, четвертый выход первой группы выходов распределителя импульсов бло-. ка местного управления - с управляющими входами ключей первой группы блока местного управления, пятый выход первой группы выходов распределителя импульсов блока местного управления - с управляющими входами ключей второй группы блока местного управления, шестой выход первой группы выходов распределителя импульсов блока местного управления - с входом синхронизации регистра команд блока местного управления, первая группа входов распределителя импульсов блока местного управления соединена с выходами дешифратора команд блока местного управления, входы которого1 104соединены с выходами регистра команд блока местного управления, информационные входы ключей первой группы блока местного управления соединены с выходами буферного регистра блока местного управления, выходы ключей второй группы блока местного управления соединены с информационными входами регистра команд и буферного регистра блока местного управления, вы О ходы счетчика команд блока местного управления соединены с информационными входами регистра адреса блока местного управления, выходы которого соединены с адресными входами узла 15 памяти блока местного управления, с входами первого дешифратора адреса блока местного управления, первый выход второй группы выходов распределителя импульсов блока местного 2 О управления соединен с входом записи узла памяти блока местного управления, второй выход второй группы выходов распределителя импульсов блока местного управления соединен с входом р 5 чтения узла памяти блока местного управления, третий .выход второй группы выходов распределителя импульсов блока местного управления соединен с первым входом первого элемента И блока местного управления, четвертый выход второй группы выходов распределителя импульсов блока местного управления соединен с первым входом второго элемента И блока местного управления; первый вход второй группы входов распределителя импульсов блока местного управления соединен с выходом третьего элемента И блока местного управления, информационные входы ключей третьей группы соединены с выходами регистра вывода блока местного управления, выход первого дешифратора адреса блока местного управления соединен с вторыми входами первого и второго элементов И блока местного управления, выход второго элемента И блока местного управления соединен с управляющими входами ключей третьей группы блока местного управления, выход первого 5 О элемента И блока местного управления соединен с входом синхронизации регистра ввода блока местного управления, выходы регистра ввода блока мест ного управления соединены с информа"55 ционными входами ключей четвертой группы блока местного управления, управляющие входы ключей четвертой груп 513 14пы блока местного управления соединены с выходом четвертого элемента Иблока местного управления, выход треть.:его элемента И блока местного управления соединен с входом синхронизациирегистра вывода блока местного управ-ления, выход второго дешифратора адреса блока местного управления соединенс первыми входами третьего и четвертого элементов И блока местного управления, выходы ключей первой группы бло"ка местного управления соединены синформационными входами узла памятии с информационными входами регистраввода блока местного управления, информационные входы ключей второй группы блока местного управления соединены с выходами ключей третьей группыблока местного управления, причемвыходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса, второй входчетвертого элемента И, второй входтретьего элемента И, выход первогоэлемента И каждого коммутатора управляющих сигналов второй группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходомвторой группы выходов распределителяимпульсов, четвертым выходом второйгруппы выходов распределителя импульсов и с входом распределителяимпульсов решающего блока половинного шага, выходы выходных ключей,информационные входы регистра ввода,входы первого дешифратора адреса,второй вход четвертого элемента И,второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов третьей группы соединены соответственнос информационными входами ключей второй группы, выходами ключей первойгруппы, выходами регистра адреса,третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходовраспределителя импульсов, первым входом второй группы входов распредели"теля импульсов блока подготовки суперпозиции, выходы ключей четвертойгруппы первого и второго блоков меСт"ного управления подключены к информационным входам ключей второй группыблока управления, выходы ключей первой группы блока управления соединеныс информационными входами регистроввывода первого и второго блоков мест ного управления, третий и четвертый выходы второи группы выходов распре делителя импульсов блока управления соединены с вторыми входами соответ ственно третьего и четвертого элементов И первого и второго блоков местного управления, выходы первых элементов И первого и второго блоков местного управления соединены соот ветственно с первым и вторым входамн второй групппы входов распределителя импульсов блока управления, выходы регистра адреса которого соединены с входами вторых дешифраторов адреса первого и второго блоков местного управления, выходы входных ключей каждого коммутатора управляющих сигналов первой группы подключены к информационным входам ключей второй группы первого блока местного управления, выходы ключей первой группы которого соединены с информационными входами регистра вывода каждого коммутатора управляющих сигналов первой группы, 25 третий и четвертый выходы второй группы выходов распределителя импульсов первого блока местного управления соединены с вторыми входами соответственно первого и второго элементов И ЗО каждого коммутатора управляющих сигналов первой группы, второй - (М+1)-й входы второй группы входов распредели теля импульсов первого блока местного управления соединены с выходами треть их элементов И соответствующих комму.35 таторов управляющих сигналов первой группы, выходы регистров адреса первого блока местного управления .соединены с входами второго дешифратора адреса каждого коммутатора управляющих сигналов первой группы, выходы входных ключей коммутаторов управляющих сигналов второй и третьей групп подключены к информационным входам45 ключей второй группы второго блока местногр управления, выходы ключей первой группы которого соединены с информационными входами регистров вывода каждого коммутатора управляющих сигналов второй и третьей групп, третий и четвертый выходы распределиьтеля импульсов второго блока местного управления соединены с вторыми входами соответственно первого и второго элементов И каждого коммутатора управляющих сигналов второй и третьей групп, второй - (2 М+1)-й входы второй группы входов распределителя импульсов второго блока местного управления соединены с выходами третьих элементов И соответствующих коммутаторов управляющих сигналов второй и третьей групп, выходы регистра адреса второго блока местного управления соединены с входами вторых дешифраторов адреса каждого коммутатора управляющих сигналов второй и. третьей групп, выходы информационных ключей, выходы адресных ключей, выходы управляющего ключа и выход триггера каждого -го ( = 1, М) узла коммутации коммутатора данных соединены соответственно. с вторыми входами элементов И шестой группы, вторыми входами элементов И пятой группы, вторым входом второго элемента И, вторым входом второй группы входов распределителя импульсов, входом элемента НЕ, с первым входом второго элемента И, с первыми входами элементов И пятой и шестой групп решающего блока исходного шага и суперпозиции, информационные входы информационных ключей, информационные входы адресных ключей, информационныйвход управляющего ключа, управляющий вход дешифратора адреса, инфорйационный вход триггера каждого 1-го узла коммутации коммутатора данных соединены соответственно с выходами ключей первой группы, выходами регистра адреса, с первым выходом второй группы выходов распределителя импульсов, с третьим выходом второй группы выходов распределителя импульсов, с выходами ключей первой группы 3 = М+21 блока подготовки суперпозиции, пятый выход распределителя импульсов каждого решающего блока исходного шага и супер- позиции соединен с вторым входом второй группы входов распределителя импульсов соответствующего блока подготовки суперпозиции.На фиг, 1 представлена структурная схема устройства; на фиг. 2 - решающий блок исходного шага и супер- позиции; на фиг. 3 - решающий блок половинного шага; на фиг. 4 - решающий блок подготовки суперпозиции; на фиг. 5 - узел коммутации; на фиг. б - блок управления; на фиг,7, 8 - блок местного управления; на фиг. 9 - коммутатор управляющих сигналов; на фиг. 10 - временная диаграмма работы устройства; на фиг, 11 буфер ввода-вывода решающих блоков;на фиг 12 - буфер ввода-вывода блоков управления; на фиг. 13 - алгоритм1 О 17 110работы решающих блоков (1-ЗИ) для метода простой итерации; на фиг. 14 -алгоритм расчета суперпозиции длярешающих блоков (1-Я),Устройство (Фиг. 1) содержит блок 1ввода-вывода, блок 2 управления, блоки 3, 32 местного управления, первуюгруппу коммутаторов 41- 4 управляющихсигналов, вторую группу коммутаторов41(л4 н+, , 4управляющихсигналов, третью группу коммутаторов4 р+ , 44 , , 411 управляющихсигналов, И решающих блоков 5 - 51,исходного шага и суперпозиции, И решающих блоков 5,15и 1 15половинного шага, Н блоков 55 м+51 подготовки счперпозиции,коммутатор 6 данных, который содержитузлы коммутации 71 - 7, системныевыходные информационные шины 8, систе 2 Омные входные информационные шины 9,системные выходные управляющие шины 10системные входные управляющие шины111, 11 , системные адресные шины 12,выходные информационные шины 131, 2513, входные информационные шины 14,14, выходные управляющие шины 1515 , входные управляющие шины 161, 16адресные шины 17 , 17 , группу выходов 18, группу адресных выходов 19,выходы 20 записи в память и захвата,вход 21 подтверждение захвата, группу входов 22, группу адресных входов 23, входы 24 записи в память изахвата 24, выход 25 подтверждения35захвата узла 7. Решающий блок (фиг.2и 11) исходного шага и суперпозициисодержит регистр 26 результата итерации, распределитель 27. импульсов,регистр 28 левой точки, дешифратор 29команд, регистр 30 коэффициента, сумматор 31, регистр 32 команд, счетчик33 команд, регистр 34 правой точки,буфер 35 ввода-вывода ( группу элемен"тов И 351, 35, группу элементов ИЛИ 4535, группу ключей 354, 355), регистр 36 адреса, узел 37 памяти, элемент ИЛИ 381, группу элементов ИЛИ382, 38, элемент НЕ 39, элемент И401,40, группу элементов И 40-406,3 6 50Решающий блок (фиг. 3 и 11) половинного шага содержит регистр 41 результата итерации, распределитель 42 импульсов, регистр 43 левой точки, дешифратор 44 команд, регистр 45 коэффициента, сумматор 46, регистр 47команд, счетчик 48 команд, регистр 49правой точки, буфер 50 ввода-вывода(группу элементов И 50 50, группу 4513 18 элементов ИЛИ 50, группу ключей 504,50;), регистр 51 адреса, узел 52 памяти. Решающий блок (Фиг, 4 и 11) под.готовки суперпозиции содержит регистр53 результата итерации, распределитель 54 импульсов, регистр 55 левойточки, дешифратор 56 команд, регистр57 коэффициента, сумматор 58, регистр59 команд, счетчик 60 команд, регистр61 правой точки, буфер 62 ввода-вывода (группу элементов И 62, 62,группу элементов ИЛИ 623, группу ключей 624, 625), регистр 63 адреса,узел 64 памяти,Узел 7 коммутации коммутатора данных 6 (фиг. 5) содержит дешифратор65 адреса, триггер 66, элемент И 67,группу информационных ключей 68, группу адресных ключей 69, управляющийключ 70", Блок 2 управления (фиг, 6и 12) содержит узел 71 памяти, регистр 72 адреса, буфер 73 ввода-выво- .да (группу ключей 73, 732), счетчик74 команд, регистр 75 команд, буферный регистр 76, дешифратор 77 команд, распределитель 78 импульсов.Блок 3 местного управления (фиг. 7,8 и 12) содержит узел 79 памяти, регистр 80 адреса, буфер 81 ввода-вывода (группу ключей 81 81), счетчик 82 команд, регистр 83 команд,буферный регистр 84, дешифратор 85команд, распределитель 86 импульсов,второй элемент И 87, первый дешифратор 88 адреса, первый элемент И 89,выходные ключи 90, регистр 91 ввода,регистр 92 вывода, входные ключи 93,четвертый элемент И 94,третий элемент И 95,второй дешифратор 96 адреса.Коммутатор управляющих сигналов 4(фиг, 9) содержит регистр 97 вывода,группу выходных ключей 98, первыйэлемент И 99, четвертый элемент И 100,группу входных ключей 101, регистр102 ввода, второй элемент И 103,первый дешифратор адреса 104, второй дешифратор адреса 105, третийэлемент И 106.Устройство работает следующим образом.К исходном состоянии устройство подготовлено к работе, т.е. в узел 71 памяти блока 2 управления записаны через устройство 1 ввода управляющие программы, в узел 79 памяти блоков 3 и 3 местного управления, запи саны блоком 2 управления управляющие программы, массивы коэффициентов, начальные и граничные условия, а в уз20 1104513 19лах 37, 52, 64 памяти решающих блоков,51- 55 записаны управляющие программы.Рассмотрим работу устройства на примере решения одновременного уравнения параболического типаац ацас ахзаданного на единичном отрезке10 (Ох1), аппроксимируемого методом конечных разностей:1 Ф 1 Р 1 1 Ф.О; Оо 20; жО,Ч 15Исходную область О(0х с 1) покрываем сеткой Я . Расчет на последовательности сеток М, 6 Я 1 иИ 1, ЕЫ позволяет получить в узлах сетки И решение с требуемой точностью. Сум" 20 марное количество узлов в сетке я и Ы меньше, чем в сетке И 1,.Решение задачи включает следующие этапы.1). Решение задачи (2) с шагом 25 Ч. = Н (например, методом простой итерации), в результате получаем О 112). Решение задачи (2) с шагом Ч = Н/2 (например, методом простой З 0 Терации), в результате получаем (3), Нахождение суперпозиции полу ченных решений:Р 1 1, 35Ц " - 0 - - 13(3) Формулы метода простой итерации:Ф 1( Ф 1 0 =(4) 40 1 ц (о 1 1 (1 1-О)п )где Е ; - невязка .Этапы . 1 и 2 выполняются соотв е тств енно в первой группе решающихблоков 5 - 5 1 исходного шага и суперпозиции и во второй группе решающихблоков5 , - 51которая содержитрешающие блоки половинного шага и 55решающ ие блоки подготовки суперпоз и-ции . Этап 3 выполняется в первойгруппе . Для реализации описанного алгоритма по командам блока 2 управленияблоки 3 и 3 местного управленияпо собственным программам параллельнозагружают исходную информацию (коэффициенты, значения граничных условий)в соответствующую группу; в первыйрешающий блок 5 - для первой группыи в решающий блок 5 ц для второйгруппы,Для этого блок 3 местного управления выдает по шинам 17, 13, 15 соответственно адрес, данные и управляющий сигнал "Запись УВВ" (ЗП УВВ).В коммутаторе 4 управляющих сигналов, к которому адресуется блок 3местного управления, срабатываетдешифратор 104 адреса (фиг. 9), с выхода которого активный сигнал совмест.но с активным сигналом ЗП УВВ поступают на входы элемента И 99. По сигналу с выхода элемента И 99 передаваемая информация с шин 13 записывается в регистр 97 вывода и одновременно через первый выход запроса коммутатора 4 сигнал "Запрос" поступаетв решающий блок 5 (распределитель импульсов). По сигналу "Запрос" решающий блок 5 переходит на подпрограмму чтения информации нз регистра 97 вывода. Для этого решающий блок 5 выставляет на адресных выходах адрес коммутатора 4 управляющих сигналов, которыйпоступает на вход дешифратора 105 ад.реса, а по шине ЧТ УВВ - активныйсигнал. По совокупности активныхсигналов на входе элемента И 100выходные ключи 98 подключают выходырегистра 97 к информационным входамрешающего блока 5 и информация записывается через буфер 35 ввода-выводав регистр 26 результата итерации, азатем запоминается в узле 37 памяти.Последний командой передаваемогомассива блок 3 местного управлениязапускает решающий блок 5 на выполнение функциональной программы порешению одномерной задачи (по формуле 4). Для этого передается в решающий блок 5 код, соответствующийпередаче управления, и адрес перехода (подобный алгоритм работы блока 5приведен на фиг. 13, где УП - узелпамяти 37, 52, 64; РЛТ - регистрлевой точки 28, 43, 55; РПТ - регистрправой точки 34, 49, 61; РК - регистркоэффициента 30, 45, 57; РР - регистррезультата 26, 41, 53; С - сумматор31, 46, 58),Затем блоки местного управления 3 и 3 переключаются соответственно через коммутаторы управляющих сигналов 4 и 4 и, к входам решающих блоков 52 и 52, загружают исходной 5 информацией и передают управление решающим блокам 5, которые начинают собственную программу, а в это время блоки 31 и 3 местного управления переключаются каждый в своей группе к следующему блоку 5 и, таким образом, все М решающих блоков 5 первой группы со смещением во времени параллельно выполняют программы первого итерационного цикла. Количество решающих блоков 5 по второй группе (3 И+1) - И, поэтому блок 32 местного управления продолжает загружать оставшиеся решающие блоки 5, которые аналогично первой группе выполняют 20 программы первого итерационного цикла,После того как выполнено решение в любом из решающих блоков 5 в первом итерационном цикле, решающий блок 5 сообщает об этом блоку местного управ 25 ления. Для этого решающий блок 5 выставляет по адресным шинам адрес коммутатора 4 управляющих сигналов, кото. рый поступает на вход дешифратора 105, по информационным шинам передает данные, которые по управляющему сигналу ЗП УВВ и сигналу с выхода дешифратора 105 записываются в регистр 102, а коммутатор 4 управляющих сигналов формирует сигнал Запрос", который по шине 16 передается в блок 3 местного управления, который переходит на подпрограмму чтения, включающую выдачу по шинам 17 адреса коммутатора 4, который поступает на вход де шифратора 104, и управляющего сигнала ЧТ УВВ по шине 15. По активному сигналу с выхода элемента И 103 информация с регистра 102 через ключи 01 поступает по информационным шинам 14 45 через буфер ввода-вывода 81 в буферный регистр 84 блока 3, а затем записывается в узел 79 памяти. Далее принимаются полученные на первой итерации значения из остальных блоков 5 50 в буферную область памяти блока местного управления.Блоки 3 и 3 местного управления, не дожидаясь окончания вычисления во всех блоках 5, отслеживают окончание 55 работы соседних блоков 5 и как только результат оказывается в буферной области осуществляют перезагрузку полученной информации и соседние освободившиеся решающие блоки 5 для выполнения следующей итерации, в то время как остальные блоки 5 заканчиваюттекущую итерацию. Таким образом, последовательно оставшиеся блоки 5 переходят к выполнению следующей итерации.Описанный итеративный процесс повторяется в каждой группе до тех пор, пока будут получены значния искомой функции текущего временного слоя для каждого узла с заранее заданной точностью (в соответствии с формулой 5).Для нахождения суперпозиции полученных решений значения функции, полу. ченные во второй группе иэ решающих блоков 5 подготовки суперпоэиции, пересылаются в решающие блоки 5 в 5 исходного шага и суперпоэиции через узлы 7 - 7, В решающих блоках 51-, 5 выполняется программа нахождения суперпоэиции по формуле (3).Полученные значения функций в первой группе являются искомыми, а также исходными для расчета поля на следующем временном слое с шагом Н, В то время как выполняется программа нахождения суперпозиции в первой груп. пе (подробно алгоритм расчета супер- позиции приведен на фиг. 14), блок 3 местного управления приступает к расчету поля с шагом Н/2 для следующего временного слоя (фиг. 10).Рассмотрим более подробно передачу информации из решающего блока 5 подготовки суперпоэиции (фиг. 5),Передающий блок 5 устанавливает триггер 66 в единицу. Для этого на адресных входах 23 узла 7 выставляется адрес триггера 66, который поступает на вход дешифратора 65 адреса и, кроме того, на стробирующий вход дешифратора 65 поступает с входа 24 узла 7 управляющий сигнал ЗП УВВ.Выход триггера 66 формирует сигнал "Захват" (ЗАХВ), который через выход 20 узла 7 поступает на вход принимающего блока 5. В случае готовности решающий блок исходного шага и супер- позиции 5, выставляет сигнал "Подтверждение захвата" (ПЗАХВ). По сигналу ПЗАХВ(выход 25 узла 7) передающий блок 5 из собственного узла 64 памяти через входы 22-24 узла 7, ключи 68-70, которые по сигналу с выхода элемента И 67 переключаются на передачу, выходы 18-20 узла 7 пересылают полученные значения функции04513 11 ходного шага и суперпозиции, десятый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпоэиции - с входом синхронизации регистра левой точки решающего блока исходного ша" га и суперпозиции, одиннадцатый выход первой группы выходов рспределителя импульсов решающего блока исход- . ного шага и суперпозиции - с управляющим входом сумматора решающего бло" ка исходного шага и суперпозиции, двенадцатый выход первой группы вы"ходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра правой точки решающего блока исходного шага и суперпозиции, первая группа входов распределителя импульсов решающего блока исходного шага и суперпозиции соединена с выходами дешифратора команд решающего блока исходного шага и суперпозиции, входы которого соединены с информационными выходами регистра команд решающего блока исходного шага и суперпозиции, выходы ключей второй группы решающего блока исходного шага и сулерпозиции соединены с информационнымн вхо-. дами регистра коэффициента, регистра команд, регистра правой точки, первой группой информационных входов регистра результата. итерации и регистра левой точки решающего блока исходного шага и суперпозиции, выходы счетчика команд решающего блока исходногО шага и суперпоэиции соединены с информационными входами регистра адреса решающего блока исходного шага и суперлозиции, выходы регистра правой точки решающего блока исходного шага и суперпозиции соединены с входами первого слагаемого сумматора решающего блока исходного шага и суперпозиции, входы второго слагаемого которого соединены с выходами регистра левой точки решающего блока исходного шага и суперпозиции, выходы сумматора решающего блока исход. ного шага и суперпозиции соединены с второй группой информационных входов регистра результата итерации решающего блока исходного шага и супер- позиции, первая группа выходов которого соединена с второй группой информационных входов регистралево 11 точки решающего блока исходного шага и суперпозиции, выходы регистра коэффициента решающего блока исходного шага и сулерлозиции соединены с вторыми входами элементов И первой груп.пы решающего блока исходного шага исуперлозиции,.вторая грулпа выходоврегистра результата итерации решающего блока исходного шага и сулерлозиции соединена с вторыми входами элементов И второй группы решающего блока исходного шага и суперпозиции,выходы элементов И первой и второйгрупп решающего блока исходного шага и сулерлозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ первой группы решающегоблока исходного шага и суперпозиции,выходы которых соединены с информационными входами ключей первой группы решающего блока исходного шага исуперпозиции, выход элемента НЕ соединен с первым входом первого элемента И решающего блока исходногошага и суперпозиции и первыми входами элементов И третьей и четвертойгрупп решающего блока исходного шага и суперпозиции, выход второгоэлемента И решающего блока исходногошага и суперпозиции соединен с первым входом элемента ИЛИ решающегоблока исходного шага и суперлозиции,выходы элементов И пятой группы решающего блока исходного шага и суперпозиции соединены с первыми входами элементов ИЛИ третьей группы решающего блока исходного шага и суперпозиции, информационные входы ключей второй группы решающего блока исходного шага и суперпозиции соедииены с информационными выходами узла памяти решающего блока исходного шага и суперпозиции, выходы ключей первой группы решающего блока исходного шага и суперпозиции соединеныс вторыми входами элементов И третьей группы решающего блока исходного шага и суперпозиции, выходы которых соединены с вторыми входами элементов ИЛИ второй группы решающего блока исходного шага и суперпозиции, выходы регистра адреса решающего блокаисходного шага и суперпоэиции соедине.ны с вторыми входами элементов И четвертой группы решающего блока исходного шага и суперпозиции, выходы которых соединены с вторыми входами элеМентов ИЛИ третьей группы решающего блока исходного шага и сулерлозиции,первый выход второй группы выходов распределителя импульсов решаюшегоблока исходного шага и сулерпозиции.24 1104513 23в узел 37 памяти принимающего решающего .блока 5,Описанная последовательность повторяется до тех пор, пока не закончится время моделируемого процесса,Таким образом, введение новых фун"кциональных блоков и связей позволяет повысить производительность устройства за счет распараллеливания вычислитель ного процесса в решающих блоках.Реиажиий Ьол исодноео шага исулерлозициц4513 110соединен с вторым входом первого элемента И решающего блока исходного шага и суперпозиции, второй выход второй группы выходов распределителя им пульсов решающего блокаисходного шага и суперпозиции соединен с входом чтения узла памяти решающего блока исходного шага н суперпозиции, выход первого элемента И решающего блокаисходного шага и суперпозиции соединен с вторым входом элемента ИЛИ ре- шающего блока исходного шага и супер- позиции, выходы элементов ИЛИ второй и третьей групп решающего блока исходного шага и суперпозиции соединены соответственно с информационными и адресными входами узла памяти решающего блока исходного шага и суперпозиции, выходы элементов И шестой группы соединены с первыми входами элементов ИЛИ второй группы, коммутатор управляющих сигналов содержит регистр вывода, группу выходных ключей, четыре элемента И, группу входных ключей, регистр ввода, два дешифратора адреса, выходы первого - четвертого элементов И коммутатора управляющих сигналов соединены соответственно с вхо- дом синхронизации регистра вывода, управляющими входами входных ключей, входом синхронизации регистра ввода и управляющими входами выходных ключей коммутатора управляющих сигналов, выходы регистра ввода коммутатора управляющих сигналов соединены с информационными входами входных ключей группы коммутатора управляющих сигналов, выход первого дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами третьего и четвертого элементов И коммутатора управляющих сигналов, выходы регистра вывода коммутатора управляющих сигналов подключены к информационным входам выходных ключей группы коммутатора управляющих сигналов, выход второго дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами первого и второго элементов И коммутатора управляющих сигналов, выходы выходных ключей группы, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов первой группы соединены соответственно с информационными входами ключей второй группы, выходами ключейпервой группы, выходами регистра адреса, третьим выходом второй группывыходов распределителя импульсов,четвертым выходом второй группы выходов распределителя импульсов и первым входом второй группы входов распределителя импульсов соответствующего решающего блока исходного шага исуперпозиции, о т л и ч а ю щ е ес я тем, что, с целью повышения производительности, в него введены 0+1решающих блоков половинного шага,вторая группа из И+1 коммутаторов уп"равляющих сигналов, И блоков подготовки суперпозиции, третья группа из Окоммутаторов управляющих сигналов,два блока местного управления и кои"мутатор данных, который содержит Йузлов коммутации, причем решающий,блок половинного шага содержит регистррезультата итерации, распределительимпульсов, регистр коэффициента, сумматор, регистр команд, регистр левойточки, дешифратор команд, счетчиккоманд, регистр правой точки, двегруппы ключей, две группы элементов И,группу элементов ИЛИ, регистр адреса,узел памяти, причем в каждом решающемблоке половинного шага первый выходпервой группы выходов распределителя импульсов соединен с входом синхронизации регистра коэффициента решающего блока половинного шага, второйвыход первой группы выходов распределителя импульсов решающего блока половинного шага - со счетным входомсчетчика команд решающего блока половинного шага, третий выход первойгруппы выходов распределителя импульсов решающего блока половинного шага -с входом синхронизации регистра адреса решающего блока половинного шага,четвертый выход первой группы выходовраспределителя импульсов решающего блока половинного шага с управляющими входами ключей первой группы решающего блока половинного шага, пятый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с первыми входами эле-.ментов И первой группы решающего блока половинного шага, шестой выходпервой группы выходов распределителя импульсов решающего блока половинногошага - с первыми входами элементов И второй группы решающего блока половинного шага, седьмой выход первой группы выходов распределителя импульсов1104513 Редактор С. Па рректор О. Лугова 5 Тираж 699ИПИ Государственного комитета ССделам изобретений и открытий11 решающего блока половинного шага - с управляющими входами ключей второй группы решающего блока половинного шага, восьмой выход первой группы выходов распределителя импульсов реша" ющего блока половинного шага - с входом синхронизации регистра команд решающего блока половинного шага, девятый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра результата итерации решающего блока половинного шага, десятый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра левой точки решающего блока половинного шага, одиннадцатый выход первой группы выходов распределителя импульсов решающего блока половинного шага с управляющим входом сумматора решающего блока половинного шага, двенадцатый. выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра .праной точки решающего блока половинного шага, первая группа входов распределителя импульсов решающего блока половинного шага соединена с выходами дешифратора команд решающего блока поло" винного шага, входы которого соединены с выходами регистра команд решающего блока половинного шага, выходы ключей второй группы решающего блока половинного шага соединены с информационными входами регистра коэффициента, регистра команд, регистра пра вой точки, первыми группами информационных входов регистра результата итерации и регистра левой точки решающего блока половинного шага, выходы счетчика команд решающего блока половинного шага соединены с информационными входами регистра адреса решающего блока половинного шага, выходы регистра правой точки решающего блока половинного шага соединены с входами правого слагаемого сумматора решающего блока половин" ного шага, входы второго слагаемого которого соединены с информационными выходами регистра левой точки реша" ющего блока половинного шага, выходь сумматора решающего блока половинйого шага соединены с второй группой информационных входов регистра итерации решающего блока половинного одзшага, первая группа выходов которого соединена с второй группой информационных входов регистра левой точки решающего блока половинного шага, выходы регистра коэффициента решающего блока половинного шага соединены с вторыми входами элементов И первой группы решающего блока половинного шага, вторая группа выходов ре" гистра результата итерации решающего блока половинного шага соединена с вторыми входами элементов.И второй группы решающего блока половинного шага, выходы элементов И первой и второй групп решающего блока половинного шага соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, выходы которых. соединены с информационными входами ключей первой группы решающего блока половинного шага, первый выход второй группы выходов распределителя импульсов решающего блока половинного шага соединен с входом записи узла памяти решающего блока половинного шага, второй выход второй группы выходов распределителя импульсов решающего блока половинного шага соединен с входом чтения узла памяти решающего блока половинного шага, информационные входы ключей второй группы решающего блока половинного шага соединены с выходами узла памяти решающего блока половинного шага, выходы ключей первой группы решающего блока половинного шага соединены с информационными входами узла памяти ,решающего блока половинного шага, выходы регистра адреса соединены с адресными входами узла памяти решающего блока половинного шага, решающий блок подготовки суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел памяти, причем в блоке подготовки суперпозиции первый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции соединен с входом синхройизации регистра коэффициента блока подготовки суперпозиции, второй выход первой группй выходов распределителя импульсов блока подготовки суперпозиции - со счетным вхо110 ч дом счетчика команд блока поцготовки суперпозиции, третий выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с входом синхронизации регистра адреса блока подготовки суперпозиции, четвертый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с управляющими входами ключей первой группы блока подготовки суперпозиции, пятый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с первыми входами элементов И первой группы блока подготовки супер- позиции, вестой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с первыми входами элементов И второй группы блока подготовки суперпозиции, седьмой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с управляющими входами ключей второй группы блока подготовки суперпоэиции, восьмой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с входом синхронизации регистра команд блока подготовки суперпозиции, девятый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с входом синхронизации регистра результата итерации блока подготовки супер- позиции, десятый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с входом синхронизации регистра левой точки блока подготовки суперпозиции, одиннадцатый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с управляющим входом сумматора блока подготовки суперпозиции, двенадцатый выход первой группы выходов распределителя импульсов блока подготовки супер- позиции - с входом синхронизации регистра правой точки блока подготовки суперпозиции, первая группа входов . распределителя импульсов блока подго" товки суперпозиции соединена с выходами дешифратора команд блока подготовки суперпозиции, входы которого соединены с выходами регистра команд блока подготовки суперпозиции, выходы ключей второй группы блока подготовки суперпозиции соединены с информационными входами регистра коэффициента блока подготовки суперпози 513ции, регистра команд, регистра правой точки, первой группой информационных входов регистра результата , итерации и регистра левой точки бло ка подготовки суперпозиции, выходы счетчика команд блока подготовки суперпозиции соединены с информационными входами регистра адреса блокаподготовки суперпозиции, выходы регистра правой точки блока подготовки суперпоэиции соединены с входамипервого слагаемого сумматора блокаподготовки суперпозиции, входы второго слагаемого которого соединеныс выходами регистра левой точки блока подготовки суперпозиции, выходысумматора блока подготовки суперпозиции соединены с второй группойинформационных входов регистра результата итерации блока подготовкисуперпозиции, первая группа выходовкоторого соединена с второй группойинформационных входов регистра левойточки блока подготовки суперпозиции,выходы регистра коэффициента блокаподготовки суперпозиции соединеныс вторыми входами элементов И первойгруппы блока подготовки суперпоэициивторая группа выходов регистра реэультата итерации блока подготовки суперпозиции соединена с вторыми входамиэлементов И второй группы блока подготовки суперпозиции, выходы первой и второй групп элементов И блока под-,готовки суперпозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ группы блока подготовки суперпозиции, выходы которыхсоединены с информационными входамиключей первой группы блока подготовки суперпозиции, первый выход второйгруппы выходов распределителя импульсов блока подготовки суперпозиции соединен с входом записи узла памятиблока подготовки суперпозиции, второй выход второй группы выходов распределителя импульсов блока подготовки суперпозиции - с входом чтенияузла памяти блока подготовки суперпозиции, информационные входы ключейвторой группы блока подготовки суперпозиции соединены с выходами узла памяти блока подготовки суперпозиции,выходы ключей первой группы блокаподготовки суперпозиции соединены синформационными входами узла памяти блока подготовки суперпозиции, выходы регистра адреса блока подготовки суперпозиции соединены с адресными вхо 1104513дами узла памяти блока подготовки суперпозиции, узел коммутации коммутатора данныхсодержит дешифратор адреса, триггер, элемент И, группу информационных ключей, группу адресных ключей, управляющий ключ, выход дешифратора адреса подключен к входу синхронизации триггера узла коммутации коммутатора данных, выход которого соединен с первым входом элемента И узла коммутации коммутатора данных, выход которого подключен к управляющим входам информационных, адресных и управляющего ключей узла коммутации коммутатора данных, блок управления содержит узел памяти, регистр адреса, две группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распределитель импульсов, причем в блоке управления первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации буфер ного регистра блока управления, второй выход первой группы выходов распределителя импульсов блока управления - со счетным входом счетчика команд блока управления, третий выход первой группы выходов распределителя импульсов блока управления - с входом синхронизации регистра адреса блока управления, четвертый выход первой группы выходов распределителя импульсов блока управления - с управ-, ляющими входами ключей первой группы блока управления, пятый выход первой группы выходов распределителя импульсов блока управления - с управляющими входами ключей второй группы блока управления, шестой выход первой группы выходов распределителя импульсов блока управления - с входом синхронизации регистра, команд блока управления, первая группа входов распределителя импульсов блока управления соединена с выходами дешифратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, входы ключей первой группы блока управ"ления соединены с информационными выходами буферного регистра блока управления, выходы информационных ключей второй группы блока управления соединены с входами регистра команд блока управления и буферного регистра блока управления, выходы счетчика команд блока управления соединены с входами регистра адреса блока управления, выходы ключей первой группы блока управления соединены с информационными входами узла памяти блока управления, входы ключей второй группы блока управления соединены с выходами узла памяти блока управления, выходы регистра адреса блока управления соединены с адресными входами узла памяти блока управления, первый выход второй группы выходов распределителя импульсов блока управления соединен с входом записи узла памяти блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управления, блок местного управления содержит узел памяти, регистр адреса, четыре группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распределитель импульсов, четыре элемента И, два дешифратора адреса, регистр ввода, регистр вывода,. причем в блоке местного управления первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации буферного регистра блока местного управления, второй выход первой группы выходов распределителя импульсов блока местного управления - со счетным входом счетчика команд блока местного управления, третий выход первой группы выходов распределителя импульсов блока местного управления - с входом синхронизации регистра адреса блока местного управления, четвертый выход первой группы выходов распределителя импульсов блока местного управления - с управляющими входами ключей первой группы блока местного управления, пятый выход первой группы выходов распределителя импульсов блока местного управления - с управляющими входамиключей второй группы блока местногоуправления, шестой выход первой группы выходов распределителя импульсовблока местного управления - с входомсинхронизации регистра команд блока .местного управления, первая группавходов распределителя импульсов блока местного управления соединена свыходами дешифратора команд блокаместного управления, входы которогосоединены с выходами регистра командблока местного управления, информационные входы ключей первой группыблока местного управления соединеныс выходами буферного регистра блокаместного управления, выходы ключей второй группы блока местного управления соединены с информационными входами регистра команд и буферного регистра блока местного управления, выходы счетчика команд блока местного управления соединены с информационными входами регистра адреса блока местного управления, выходы которого соединены с адресными входами узла 1 памяти блока местного управления, с входами первого дешифратора адреса блока местного управления, первый выход второй группы выходов распределителя импульсов блока местного уп равления соединен с входом записи узла памяти блока местного управления, второй выход второй группы выходов распределителя импульсов блока местного управления соединен с входом1 чтения узла памяти блока местного управления, третий выход второй группы выходов распределителя импульсов блока местного управления соединен с первым входом первого элемента И блока1 местного управления, четвертый выход второй группы выходов распределителя импульсов блока местного управления соединен с первым входом второго элемента И блока местного управления, первый вход .второй группы входов распределителя импульсов блока местного управления соединен с выходом третьего элемента И блока местного управле ния, информационные входы ключей третьей группы соединены с выходами регистра вывода блока местного управления, выход первого дешифратора адреса блока местного управления соединен с вторыми входами первого и второго элементов И блока местного управления, выход второго элемента И блока местного управления соединен с управляющими входами ключей третьей группы блока местного управления, выход первого элемента И блока местного управления соединен с входом синхронизации регистра ввода блока местного управления, выходы регистра ввода блока местного управления соединены. с информационными входами ключей четвертой группы блока местного управления, управляющие входы ключей четвертой группы блока местного управления соединены с выходом четвертого элемента И блока местного управления, выход третьего элемента И блока местного управления соединен с входом синхронизации регистра вывода блока мест" ного управления, выход второго дешифратора адреса блока местного управления соединен с первыми входами третьего и четвертого элементов И блока местного управления, выходы ключей первой группы блока местного управления соединены с информационными входами узла памяти и с информационными входами регистра ввода блока местного управления, информационные входы ключей второй группы блока местного управления соединены с выходами узла памяти и с выходами ключей третьей группы блока местного управления, причем выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса,второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов второй группы соединены соответственно с ин-,формационными входами ключей второйгруппы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов и с входом распределителя импульсов решающего блокаполовинного шага, выходы выходныхключей, информационные входы регистраввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов треть"ей группы соединены соответственнос информационными входами ключей второй группы, выходами ключей первойгруппы, выходами регистра адреса,третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов, первым входом второй группы входов распределителя импульсов блока подготовки суперпозиции, выходы ключей четвертой группы первого и второго блоков местного управления подключены к информационным входам ключей второй группы блока управления, выходы ключей первой группы блока управления соединены с информационными входами регистров вывода первого и второго блоковместного управления, третий и четвертый выходы второй группы выходов распределителя импульсов блока управления соединены с вторыми входами со 1104513ответственно третьего и четвертогоэлементов И первого и второго блоковместного управления, выходы первыхэлементов И первого и второго блоковместного управления соединены соответственно с первым и вторым входамивторой группы входов распределителяимпульсов блока управления, выходырегистра адреса которого соединеныс входами вторых дешифраторов адресапервого и второго блоков местногоуправления, выходы входных ключейкаждого коммутатора управляющих сигналов первой группы подключены к информационным входам ключей второйгруппы первого блока местного управления, выходы ключей первой группыкоторого соединены с информационнымивходами регистра вывода каждого коммутатора управляющих сигналов первойгруппы, третий и четвертый выходывторой группы выходов распределителяимпульсов первого блока местного управления соединены с вторыми входамисоответственно первого и второго элементов И каждого коммутатора управляющих сигналов первой группы, второй "(И+1)-й входы второй группы входовраспределителя импульсов первого блока местного управления соединеныс выходами третьих элементов И соответствующих коммутаторов управляющихсигналов первойруппы, выходы регистра адреса первого блока местногоуправления соединены с входами второ.го дешифратора адреса каждого комму-татора управляющих сигналов первойгруппы; выходы входных ключей коммутатора управляющих сигналов второйи третьей групп подключены к,информационным входам ключей второй группы второго блока местного управления,выходы ключей первой группы которогосоединены с информационными входамирегистров вывода кажцого коммутато"ра управляющих сигналов второй итретьей групп, третий и четвертыйвыходы распределителя импульсов второго блока местного управления соединены с вторыми входами соответственно первого и второго элементов Икаждого коммутатора управляющих сиг-"налов второй и третьей групп, второй(2 И+1)-й входы второй группы входовраспределителя импульсов второгоблока местного управления соединеныс выходами третьих элементов И соответствукйцих коммутаторов управляющихсигналов второй и третьей групп, выходы регистра адреса второго блока местного управления, соединены с входами вторых дешифраторов адреса каждого коммутатора управляющих сигналов второй и третьей групп, выходыинформационных ключей, выходы адресных ключей, выход управляющего ключа и выход триггера каждого -го ( = 1, И) узла коммутации коммутатора данных соединены соответственно с вторыми входами элементов И шестой группы, вторыми входами элементов И пятой группы, вторым входом второго элемента И, вторым входом второй группы входов распределителя импульсов, входом элемента НЕ, с первым входом второго элемента И, с первыми входами элементов И пятой и шестой групп решающего блока исходного шага и суперпозиции, информационные входы информационных ключей, инфор. мационные входы адресных ключей, информационный вход управляющего ключа, управляющий вход дешифратора адреса, информационный вход триггера каждого -го узла коммутации коммутатора данных соединены соответственно с ныходами ключей первой группы, выходами регистра адреса, с первым выходом второй группы выходов распределителя импульсов, с третьим выходом второй группы выходов распределителя импульсов, с выходами ключей первой группы= Н + 2 блока подготовки суперпозиции, пятый выход распределителя импульсов каждого решающего блока исходного шага и суперпозиции соединен с вторым входом второй группы входов распределителя импульсов соответствующего блока подготовки супер- позицииИзобретение относится к цифровойвычислительной технике, к устройствамдля обработки цифровых данных и можетбыть использовано для решения дифференциальных уравнений в частных производных,Известны устройства для решениядифференциальных уравнений, .содержащие решающие блоки, информационныесвязи, коммутаторы, информационную ,10шину, блок ввода-вывода, блок управления, а каждый решающий блок содержит микропроцессор, запоминающий блок.группы элементов ИЛИ 11 .Недостатком этих устройств является ограниченная пропускная способностьинформационной шины, которая являетсяобщей для всех решающих блоков и позволяет осуществлять загрузку и обменмежду решающими блоками последователь но, что снижает общую производительность.Наиболее близким к предлагаемомуявляется устройство, содержащее решающие блоки, каждый из которых через соответствующий коммутатор соединен двусторонними связями с информационной шиной, устройство управления,соединенное двусторонними связями сустройством ввода-вывода и с информа- ЗОционной шиной, а каждый решающийблок содержит регистры чтения и записи, ключи, узел связи, микропроцессор, соединенный двусторонними связями и запоминающим устройством,под- З 5ключенным соответствующим входом ивыходом к входу и выходу решающегоблока, соединенным коммутаторами, управляющие входы каждого коммутаторасоединены с соответствующими выходами устройства управления 21.Недостаток известного устройства- низкая производительность, которая является следствием того, что, с одной стороны, наличие общей управляющей шины для включения - выключения всех микропроцессоров обеспечивает только синхронный режим их работы, а с другой - наличие общей информационной шины, которая связывает меж О ду собой решающие блоки, приводит к необходимости в последовательном обмене информацией между решающими блоками, в то время как микропроцессоры, ожидая окончания обмена, про стаивают.Целью изобретения является повышение производительности устройства. Поставленная цель достигается тем, что в устройство для решения дифференциальных уравнений, содержащее блок управления, Х решающих блоков исходного шага н суперпозиции и первую группу из Х коммутаторов управляющих сигналов, каждый решаюший блок исходного шага и суперпоэиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, шесть групп элементов И, три группы элементов ИЛИ, регистр адреса, узел памяти, элемент ИЛИ, элемент НЕ, два элемента И, причем первый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции соединен с входом синхронизации регистра коэффициента решающего блока исходного шага и суперпозиции, вто" рой выход первой группы выходов рас. пределителя импульсов решающего блока исходного шага и суперпозиции - со счетным входом счетчика команд решающего блока исходного шага и суперпозиции, третий выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпоэиции - с входом синхронизации регистра адреса решающего блока исходного шага и суперпозиции, четвертый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с управляющими входами ключей первой группы решающего блока исходного. шага и суперпоэиции, пятый выход первой группы выходов раСпределителя импульсов решающего блока исходного шага и суперпозиции - с первыми входами элементов И первой группы решающего блока исходного шага и суперпозиции, шестой выход первой группы выхо-,дов распределителя импульсов решающего блока исходного шага и суперпоэиции - с первыми входами элементов И второй группы решающего блока исходного шага и суперпоэиции, седьмой выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпоэиции - с управляющими входами ключей второй группы решающего блока исходного шага и суперпозиции, восьмой выход первой груп