Решающий блок для цифрового дифференциального

Номер патента: 355631

Авторы: Алексенко, Глухов, Каль, Макаревич, Мышл

Скачать ZIP архив.

Текст

О П И СА Н И Е ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республикависимое от авт. свидетельстваМ. Кл. б 061 1/ Заявлено 02.%.1969 ( 1329000/18-2 присоединением заявк митет по дел ПриоритетОпубликовано 16.Х,1972, Бюллетень31Дата опубликования описания 22.Х 1.1972 изобретений и открытипри Совете МинистровСССР К 681.332.64(0 Авторы изобрет. Макаревич я А, Г, Алексенко, В. Н. Глухов, А, В. Каляев, Ои В, Н. Мышляев вител бнбеютыа Б ЕШАЮЩИЙ БЛОК ДЛЯ ЦИФРОВОГО АНАЛ И ЗАТОРФЕРЕНЦИАЛЬНОГО Изобретение относится к области цифровых интегрирующих машин и может быть использовано для построения основных решающих блоков цифровых дифференциальных анализаторов (ЦДА),параллельного типа.5Совершенствовании ие технологических процессов, лежащих в основе цикла производства интегральных схем, создало возможность значительного повышения степени интеграции компонентов и перехода к большим интеграль ным схемам (БИС)содержащим десятки и даже сотни логических элементов, Широкое использование БИС при конструировании вычислительной аппаратуры существенно уменьшает ее габариты и вес, значительно повы шает ее надежность, снижает затраты в пересчете на один логический элемент, позволяет повысить быстродействие логических элементов и снизить потребляемую ими мощность,Однако подготовка и налаживание произ водства каждого нового типа БИС является трудоемким .процессом, требующим большой затраты времени, поэтому БИС могут быть изготовлены только для тех вычислительных устройств, которые имеют широкое примене ,ние и могут быть построены с помощью БИС небольшого числа типов.Главная проблема при проектировании больших интегральных схем для основания решающих блоков ЦДА параллельного типа, 30 как и для любых других вычислительных устройств, заключается в необходимости,предельной минимизации числа типов БИС,Известны схемы основных решающих блоков на дискретных компонентах: цифрового интегратора, реализующего численное интегрирование по методу прямоугольников или трапеций, следящего интегратора, масштаб. ного интегратора и сумматоров приращений для цифрового и следящего интегратора.Полное выполнение принципа максимальной интеграции (т. е. минимизация общего количества БИС) для ЦДА,параллельного типа означает необходимость изготовления пяти специальных БИС (по числу основных решающих блоков), не считая последовательного регистра сдвига, который является схемой общего назначения.Известно, что по такому принципу для ЦДА параллельного типа разработаны специальные БИС на МОП-транзисторах, используемые совместно с регистрами сдвига: логический блок МЕМ 5021 цифрового интегратора, реализующего численное интегрирование по экстраполяционной формуле прямоугольников, логический блок МЕМ 5031 следящего интегратора и сумматор двух приращений МЕМ 5035 для цифрового интегратора (лервая и вторая БИС содержат всю логическую часть цифрового и следящего интегра.торов, управляющую работой регистров сдвига).Однако в этом комплекте отсутствуют в настоящее время сумматор приращений дляследящего, интегратора и логический блокмасштабного интегратора, хотя использоватьвместо последнего логический блок цифрового интегратора неэкономично.При разработке БИС для построения основных решающих блоков ЦДА параллельноготипа необходимо изготавливать пять типовспециальных БИС (не считая регистра сдвига),и нестандартные громоздкие корпусас 24 выводами для герметизации БИС цифрового и следящего интеграторов,15Степень интеграции, необходимая для изготовления логического блока цифрового и следящего интеграторов, довольно высока. Например, при изготовлении большой интегральной схемы МЕМ 5021 требуется 240 компонен- гОтов - МОП-транзисторов. Такое требованиеявляется довольно жестким для сегодняшнегоуровня развития микроэлектронной технологии.Целью изобретения являются:г 5уменьшение с пяти до двух числа типовспециальных БИС, необходимых для построения,пяти основных решающих блоков ЦДАпараллельного типа: масштабного, цифровогои следящего интеграторов, сумматоров при- ЗОращений для цифрового и следящего интеграторов, что приводит к сокращению расходовна подготовку и налаживание производстваБИС такого назначения, и на изготовление иобслуживание аппаратуры на них; 35улучшение технологичности производстваспециальных БИС благодаря снияению требований к необходимой максимальной степени интеграции (требуется около 150 компонентов - МОП-транзисторов при производстве наиболее сложной из двух специальныхоИС) и возможности использования для герметизации всех БИС только стандартных,;ерийно выпускаемых корпусов с 14 выво%ами; 45расширение технических возможностей комплекта БИС для реализации на них численного интегрирования не только по экстраполяционной формуле прямоугольника, но и поболее точной экстраполяционной формуле 50трапеций.Сущность изобретения состоит в том, чтов качестве основы для двух специальных субсистем использованы сумматор двух,приращений и логический блок масштабного интегратора, в которые введены новые элементыи схемы коммутации, позволяющие менятьрежим раооты специальных субсистем припостроении из них различных решающихблоков. 60Обработка информации в субсистемах осуществляется последовательно разряд за разрядом в двоичной системе счисления. Отрицательные числа записываются дополнительным кодом. Для записи знака числа выде ляется один разряд, Работа всех субсистем синхронизируется главными импульсами (ГИ), совпадающими по времени с поступлением из регистра знаковых разрядов чисел. Используется тернарная система кодирования приращений и способ квантования,приращений интеграла, при котором содеряимое Й-регистра всегда положительно и ограничивается величинами 0 и 1 (1)Я)0).На чертеже изображена блок-схема решающего блока ЦДЛ параллельного типа, где; 1 - первая специальная субсистема, 2 - вход управления, 3, 4 - входы - Лу, 5, б - и входы +Ау, 7 - вход схемы синхронизации, 8, 9 - схемы преобразования приращений, 10 - схема синхронизации, 11 - элемент задержки на один такт, 12 - входной коммутатор, 13 - сумматор подынтегральной функции, 14 - схема стирания начального импульса, 15 - выход выдачи половины приращения,подынтегральной функции, 1 б - выход выдачи нового значения,подыптегральной функции без начального импульса, 17 - выход полного сумматора 13, 18 - вторая специальная субсистема, 19 - .вход подачи главного импульса (ГИ), 20 - вход подачи остатка интеграла, 21, 22 - входы приращений независимой переменной, 23, 24 - входы сумматора 27, 25 - схема восстановления знака остатка интеграла, 2 б - дополнительный сумматор, 27 - сумматор для полного остатка интеграла, 28 - множительное устройство, 29 - схема блокировки передачи знака числа, 30 - схема выделения, приращения интеграла, 31 - выходной коммутатор, 32, 33 - выходы схемы 30, 34 - выход коммутатора 31.Первая специальная субсистема построена на основе сумматора двух приращений, в состав которого входят схемы преобразования приращения 8 и 9, схемы синхронизации 10 и полный последовательный сумматор 13. В сумматор приращений введены дополнительные схемы: элемент задержки 11, схема коммутации 12, схема 14 стирания начального импульса, и, кроме того, система имеет дополнительные выходы: выход 15 со схемы преобразования приращения 8 и выход 1 б со схемы 14 стирания начального импульса,Субсистема имеет два режима работы, выбор каждого из которых осуществляется подачей, соответствующего напряжения на вход управления 2 схемой коммутации 12. В одном режиме эта субсистема может быть использована как сумматор двух приращений на входе цифрового или следящего интеграторов и как составная часть следящего интегратора, а в другом - как составная часть цифрового интегратора, реализующего численное интегрирование по экстраполяционным формулам прямоугольников или трапеций.Схема синхронизации 10 управляет работой схем 8, 9 и 14. Схема синхронизации содержит элемент, памяти - триггер, который к началу каждой итерации устанавливается главными импульсами в нулевое состояние, 355631а затем переходит в единичное состояние после подачи на вход 7 напряжения ( соответствующего логической единице (налряжение, соответствующее логическому нулю, обозначается через (о) .Схемы 8, 9 преобразуют, приращения, задаваемые на входы 3 - б потенциалами в тернарной системе кодирования, в соответствующие последовательные коды.Выдача этих кодов начинается одповременно с,приходом логической единицы на вход 7 схемы синхронизации 10. Приращение 1, задаваемое напряжениями 11 на входе - Лу (3 или 4) и напряжениями Уо на парном ему входе +Лу (5 или б) можно рассматривать как последовательный код 1, 1111 на входе - Лу, пропускаемый без изменения через схему преобразования приращения. Поэтому функции, выполняемые схемами 8 и 9, легко моу быть расширены. Эти схемы могут пропускать последовательный код без изменения при подаче его на вход - Лу, если на парный ему вход +Лу подается напряжение Уо. Это позволяет обойтись без двух дополнительных входов, необходимых при подаче в эту субсистему последовательных кодов,При напряжении Ь, на входе управления 2 коммутатор 12 пропускает на вход сумматора 13 информацию непосредственно с выхода схемы 8, а,при напряжении с 1, - эту же информацию, задержанную на один такт элементом задержки 11, Схема 14 осуществляет стирание начального импульса числа, поступающего с выхода сумматора 13 на выход 1 б субсистемы,Вторая специальная субсистема построена на основе логического блока масштабного интегратора, в состав которого входят схемы 25 восстановления знака остатка интеграла, множительное устройство 28, сумматор для полного остатка интеграла 27 и схемы 30 выделения приращения интеграла. В этот блок введены дополнительные схемы: сумматор 2 б, схема 29 блокировки передачи знака числа и выходной коммутатор 31, а схема 25 восстановления остатка интеграла перенесена с выхода сумматора 27 на его вход 20,Вторая специальная субсистема также имеет два режима работы, выбор каждого из которых осуществляется подачей соответствующего напряжения на вход управления 2. В одном режиме эта субсистема может быть использована как составная часть следящего интегратора, а в другом - как логический блок масштабного интегратора или как составная часть интегратора, реализующего численное интегрирование по экстраполяционным формулам прямоугольников или трапеций.Схема 25 восстанавливает знак остатка интеграла в момент поступления на ее вход 19 главного импульса. Схема 28 умножает число, поступающее с выхода сумматора 2 б на приращение независимой переменной Лх ко 55 60 65 Первая специальная субсистема может быть использована и как составная часть цифрового интегратора, в которой образуется новое значение подынтегральной функции. В этом случае на входы 2 и б подается напряжение У а на входы 4 и 7 - старое значение подынтегральной функции с выхода У-регистра, которое проходит без изменения через схему 9. Входы 3 и 5 используются для подачи очередного приращения или суммы .приращений, Сигнал с выхода схемы 8 посту 6торое подается на входы 21, 22 субсистемы.При напряжении с на входе управления9схема 29 блокирует передачу знака числа свыхода множительного устройства 28, запи 5 сывая всегда на месте знакового разрядалогический нуль, а при,напряжении Е/О пропускает это число без изменения.Схема 30 формирует приращение Лг навыходах 32, 33 субсистемы после анализа зна 10 кового разряда неокругленного приращенияинтеграла на выходе множительного устройства 28 и знакового разряда суммы неокругленного приращения интеграла и остатка интеграла предыдущего шага интегрирования,15 которая образуется на выходе сумматора 27.При напряжении У на входе управления 2коммутатор 31 пропускает на выход 34 субсистемы информацию с выхода сумматора 2 б,а при напряжении Уо - информацию с вы 20 хода сумматора 27.При использовании первой специальнойсубсистемы для суммирования двух приращений на вход 2 подается напряжение У, ипоэтому выход схемы 8 связан непосредствен 25 но с входом сумматора 13. Суммируемые приращения поступают на входы 3 - б, Результат суммирования снимается с выхода 7 субсистемы, а выходы 5 и 1 б при суммированииприращений не используются.30 В сумматоре приращений, работающем навходе цифрового интегратора, на вход 7 подается информация с выхода У-регистра.Поэтому суммирование, начинается одновременно с поступлением на вход 7 начальЗ 5 ного импульса. В сумматоре приращений,работающем на входе следящего интегратора,на вход 7 подается напряжение / и поэтомусуммирование начинается всегда в первом жетакте очередного шага вычислений (в сле 40 дующем также после прихода главного импульса). Поскольку в структуру следящегоинтегратора входит сумматор приращений,первая специальная субсистема, работающаяв таком режиме, является составной частью45 следящего интегратора,Первая специальная субсистема позволяетсуммировать приращения более, чем от двухисточников путем наращивания этих субсистем. При этом результат промежуточного50 суммирования в виде последовательного кодаподается на вход 3 или 4 (вход - Лу) следующей субсистемы, причем на парный емувход +Лу подается напряжение У60 65 пает на вход сумматора 13 через элемент задержки 11,С выхода 17 снимается новое значение подынтегральной функции вместе с начальным импульсом, которые подаются на вход У-регистра, а с выхода 1 б - только новое значение подынтегральной функции, которое подается во вторую специальную субсистему для суммирования с остатком приращения интеграла предыдущего шага интегрирования. На выход 15 поступает последовательный код, соответствующий половине поданного на входы 3, б приращения или суммы приращений.Сигналы с .выходов 1 б и 1 б сумиируются во второй специальной субсистеме при реализации численного интегрирования по экстраполяционной формуле трапеций.При использованни второй специальной субсистемы в качестве логического блока масштабного интегратора или составной части цифрового интегратора на вход управления 2 подается напряжение У, поэтому число с выхода множительного устройства 28 ппоходит на вход сумматора 27 без всяких изменений. В масштабном интегоаторе на один из входов 23. 24 стмматора 2 б подается информация с выхода У-регистра, а на другой - напряжение Г 1. В цифрово интеграторе на один из входов 23, 24 сумматора 2 б подается новое значение подынтегральной фнкции с выхода 1 б первой специальной субсистемы, на другой - или напряжение Г 10 Гиптегпипование по формуле прямоугольников) или половина приращения подынтегпальпой Фнкции с выхода 15 пепвой специальной субсистемы Гинтегоирование по формуле тпапепий 1. На вход 20 в масштабном и цифповом интеграторах поступает содепжимое Р-регистра, которое складывается на сумматоре 27 с числом, поступающим с выхода множительного устоойства 28.Новое значение остатка интеграла с выхода сумматооа 27 поступает чепез выходной коммутатор 31 на вход Р-оегистоа. а новое значение ппиоащения интеграла снимается с выхочов 32, 33.При использовании второй опециальной субсистемы в качестве составной части следящего интегратора на вход уппавления 2 подается напряжение Г 1,. Схема 29 блокиоует передачу знака числа на выходе сумматора 2 б, записывая всегда на месте знака логический нуль. На один из входов 23, 24 подаетсч содержимое накапливающего регистра следящего интегратора, на другой - сумма приращений с выхода 17 первой специальной субсистемы. На вход 20 подается напряжение У которое преобразуется схемой 2 б в,последовательный код О, 1111.Наличие на выходе сумматора 2 б любой величины, отличной от нуля, в результате сложения с кодом О, 1111 на сумматоре 27 всегда вызывает перенос из старшего оазпяда в знаковый раз;ял Поскольку передача кода 5 10 15 20 25 30 35 40 45 50 55 знакового разряда числа на выходе множительного устройства 28 блокируется схемой 29, то обеспечивается однообразие в опреде. лении переполнений для цифрового и следящего интеграторов. Новое значение содержимого накапливающего регистра поступает в него с выхода сумматора 2 б через выходной коммутатор 31, а новое приращение снимается с в ходов 32, 33.Таким образом, введение сумматора 26 и схемы блокировки 29 в структуру логического блока масштабного интегратора дает возможность эффективно использовать вторую специальную субсистему не только в масштабном интеграторе и цифровом интеграторе, реализующем численное интегрирование по экстраполяционной формуле прямоугольников, но и в следящем интеграторе, и в цифровом интеграторе, реализующем численное интегрирование по экстраполяционной формуле трапеций. Перенесение схемы 25 восстановления знака остатка интеграла с выхода сумматора 27 на его вход позволяет наиболее простым способом, без затрат дополнительного оборудования (регистра сдвига) организовать подачу на ,вход сумматора 27 кода О, 1111, необходимого при использовании этой субсистемы в следящем интеграторе.Введение дополнительного выходного коммутатора 31 сокращает на один число выводов и мощных выходных каскадов субсистемы,Предмет изобретения Решающий блок для цифрового дифференциального анализатора, содержащий схему синхронизации, выход которой подсоединен к управляющим входам первой и второй схем преобразования приращений и схемы стирания начальных импульсов, сумматор подынтегральной функции, выход которого подключен ко входу схемы стирания начальных импульсов, а первый вход - к выходу второй схемы преобразования приращений, множительное устройство, выход которого соединен с первым входом схемы выделения приращений интеграла, и схему восстановления знака остатка интеграла, выход которой соединен с пер. вым входом сумматора остатка интеграла, выход которого подключен ко второму входу схемы выделения приращения интеграла, отличающийся тем, что, с целью расширения его функциональных возможностей, он содержит дополнительный сумматор, схему блокировки передачи знака числа, выходной коммутатор, линию задержки и входной коммутатор, выход которого подключен ко второму вход сумматора подынтегральной функции, выход первой схемы преобразования приращений подключен к первому входу входных коммута торов и через, линию задержки ко второму входу входного коммутатора, выход дополнительного сумматора, подсоединен к первому входу выходного коммутатора и ко входу множительного устройства, выход которого355631 10 ка интеграла, управляющие входы входного коммутатора, выходного коммутатора и схемы блокировки передачи знака числа объединены и подсоединены к шине управления. через схему блокировки передачи знака числа соединен со вторым входом сумматора остатка интеграла, второй вход выходного коммутатора подключен к выходу сумматора остатЗ 2 Составитель В, Орлова Редактор Л. Утехина Техред А. Камышникова Корректоры: М. Коробова и Л. КорогодИзд,1544 Тираж 406ета по делам изобретений и открытий при Сове Москва, Ж, Раушская наб д. 4/5 Заказ 3664/7ЦНИИПИ Ко Подписное инистров СССР

Смотреть

Заявка

1329000

Г. Алексенко, В. Н. Глухов, А. В. Кал ев, О. Б. Макаревич, В. Н. Мышл

МПК / Метки

МПК: G06F 7/64

Метки: блок, дифференциального, решающий, цифрового

Опубликовано: 01.01.1972

Код ссылки

<a href="https://patents.su/5-355631-reshayushhijj-blok-dlya-cifrovogo-differencialnogo.html" target="_blank" rel="follow" title="База патентов СССР">Решающий блок для цифрового дифференциального</a>

Похожие патенты