Преобразователь двоичного кодав двоично-десятичный

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик п 1 809150(088.8) Б 1 оллетень8 1 убликовапо 28.02.8ата опубликования делам изобретении и открытий(72) Авторы изобретень 1Р Ы 15 Лозой.ъ Н. Березин и В. А чри ных исследований АН Украинской 1) Заявител 54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЪЙНаиб техничес тель дво содержа ный вв тетрад,. тич ного трех мл рых сое ми трех му по разоваичный, олнененных -десяыходы кото- входа- ющих Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей.Известен преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, состоящий из последовательно соединенных тетрад, блоков коррекции, блоки коммутации и синхронизации 11).Недостаток известного преобразователя состоит в относительно низком быстродействии, связанном с необходимостью двух тактов на один шаг преобразования, а также в сложности преобразователя, связанной с наличием блоков анализа содержимого тетрады. олее близким к предлагаемо кой сущности является преоб ичного кода в двоично-десят щий сдвиговый регистр, вып иде п последовательно соедин где и-число разрядов двоично кода, и блоков коррекции, в адших разрядов каждого из динены с информационными старших разрядов соответству тетрад, выход старшего разряда 1-го (1= = 1 в (и - 1) блока коррекции соединен со входом младшего разряда (1+ 1) -ой тетрады, входы каждого блока коррекции соединены с разрядными выходами соответствующей тетрады 2) .Недостаток данного преобразователя состоит в относительно большой сложности, связанной с трудностью применения блоков повышенной степени интеграции.Цель изобретения - упрощение преоб 1 о разователя.Поставленная цель достигается тем, чтов преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, выполненный в виде и последовательно соединенных тетрад, где п-число разрядов двоично-десятичного кода, и блоков коррекции, выходы трех младших разрядов каждого из которых соединены с информационными входами трех старших разрядов соответствующих тетрад, выход старшего разряда 1-го (1 =- (и - 1) блока коррекции соединен со входом младшего разряда (1+1)-ой тетрады, входы каждого блока коррекции соединены с разрядными выходами соответствующей тетрады, дополнительноО 15 Фар,иула изобретения 20 25 ЗО 35 40 45 содержит на каждую тетраду два. ключа и инвертор, а блок коррекции выполнен в виде четырехразрядного сумматора, выход старшего разряда которого соединен непосредственно с управляющим входом первого ключа и через инвертор - с управляюшим входом второго ключа соответствуюшей тетрады, выходы ключей соединены соответственно со входом сдвига и входом записи соответствующей тетрады, входы всех ключей соединены с входом синхронизации преобразователя.На чертеже представлена блок-схема преобразователя,Предлагаемый преобразователь содержит тетраду 1, блок 2 коррекции, выполненный в виде четырехразрядного сумматора, первый 3 и второй 4 ключи и инвертор 5. Выход старшего разряда 1-го блока 2 коррекции связан с объединенными входами 6 и 7 для параллельного и последовательного ввода данных в младший разряд (1+1) -ой тетрады. Выход старшего разряда блока 2 коррекции соединен также с управляющими входами ключа 3 и через инвертор 5 с управляющим входом ключа 4, Выход ключа 3 соединен со входом записи данных в тетраду, а выход ключа 4 соединен со входом сдвига данных в тетраде, Входы ключей соединены с входом 8 синхронизации преобразователя.Преобразователь работает следуюшим образом.В течение каждого такта преобразования к содержимому тетрады 1 в блоке 2 коррекции добавляется число три независимо от величины числа, поступающего из тетрады 1. Если результат меньше восьми, что равносильно тому, что исходное содержимое тетрады меньше пяти, то на выходе старшего разряда блока 2 коррекции образуется сигнал логического О, которым запирается ключ 3. Этот же сигнал, преобразованный инвертором 5 в логическую 1, открывает ключ 4. В результате тактовый импульс с входа 8 синхронизации преобразователя вызывает сдвиг данных в тетраде, а поскольку сигнал с выхода старшего разряда блока коррекции проходит на входы 6 и 7 следующей тетрады, а на входы 6 и 7 рассматриваемой тетрады поступает сигнал с выхода старшего разряда предыдущей тетрады, в надлежацие состояния установятся и триггеры младших разрядов рассматриваемой и следуюшей тетрад.Если в результате добавления числа три к содержимому тетрады на выходе старшего разряда блока коррекции образуется сигнал логической 1, то есть исходное содержимое тетрады больше пяти, то этим сигналом тактовый импульс с входа 8 синхронизации преобразователя через ключ 3 пропускается на вход записи данных в тетраду, благодаря чему в нее со сдвигом на один разряд в сторону увеличения значения записывается откорректированное число с блока 2 коррекции, а также осуществляется запись новых состояний в младшие разряды рассматриваемой и следующей тетрад,Таким образом, в предлагаемом преобразователе исключены блоки анализа состояний блоков коррекции тетрад, что упрощает преобразователь. Вместе с тем упрощается функционирование преобразователя, так как за каждый такт преобразования выполняется в зависимости от состояния только одного элемента блока коррекции либо операция сдвига данных в тетраде, либо операция записи в нее откорректированной информации,Преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, выполненный в виде и последовательно соединенных тетрад, где п-число разрядов двоично-десятичного кода, и блоков коррекции, выходы трех младших разрядов каждого из которых соединены с информационными входами трех старших разрядов соответствующих тетрад, выход старшего разряда 1-го ( = 1 в (п - 1) блока коррекции соединен со входом младшего разряда (1+ 1) -ой тетрады, входы каждого блока коррекции соединены с разрядными выходами соответствующей тетрады, отличающийся тем, что, с целью упрощения преобразователя, он содержит на каждую тетраду два ключа и инвертор, а блок коррекции выполнен в виде четырехразрядного сумматора, выход старшего разряда которого соединен непосредственно с управляюШим входом первого ключа и через инвертор - с управляющим входом второго ключа соответствующей тетрады, выходы ключей соединены соответственно со входами сдвига и записи соответствующей тетрады, входы всех ключей соединены с входом синхронизации преобразователя. Источники информации,принятые во внимание при экспертизе 1. Патент США3026034, кл. 235-155, опублик. 1965.2. Ч. Т 1 огиаз КНУхЕ Ьег 1 а 1 Впату 1 о Рес 1 гиа апд Респиа 1 о В 1 иагу Сопчегз 1 оп ЕЕЕ Тгапз оп Соирц 1. 1970,9, р. 808- 809, дев. 2, 4 (прототип).809150 ВНИИПИ Государственногопо делам изобретений113035, Москва, Ж - 35, Ра Филиал ППП Патент, г. Ужг комитета СССРи открытий шская наб., д. 4 род, ул. Проектна едактор А. Лежнинааказ 4157 Составитель М. А Техред А. БойкасТираж 756 скин Корректор Е. Рошк Подписное