Преобразователь двоично-десятичногокода b двоичный код

809151 ОП ИСАНИЕИЗОБРЕТЕН ИяК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(72) Автор изобретени ельченк аявитель Таганрогский технический институт им. В. Д. аямьдав 4) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ КОДИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей в специализированных вычислительных машинах.Известен преобразователь двоично-десятичных чисел в двоичные, содержаший регистр числа, информационную шину, блок управления, управляющую шину, переключатель эквивалентов, распределитель импульсов, запоминаюшее устройство, формирователь двоичного эквивалента тетрады, регистр сдвига и двоичный сумматор 11.Недостаток указанного преобразователя состоит в ограниченных функциональных возможностях, связанных с невозможностью обработки чисел в форме с плаваюшей запятой.Наиболее близким к предлагаемому по технической сущности и схемному построению является преобразователь двоично-десятичного кода в двоичный код, содержаший регистр тетрады, блок управления, распределитель импульсов, регистр адреса, первый блок памяти, блок умножения, двоичный сумматор, регистр сдвига, причем первый выход блока управления соединен с входом распределителя импульсов, первыи выход которого соединен с тактовым входом регистра адреса, управляющий вход которого подключен ко второму выходу блока управления, второй выход распределителя импульсов соединен с управляющим входом первого блока памяти, адресный вход которого подключен к первому выходу регистра адреса, выход регистра тетрады соединен с первым входом блока умножения, выход которого подключен к первому входу двоичного сумматора, выход двоичного сумматора соединен с входом регистра сдвига, выход старшего разряда которого соединен с вторым входом двоичного сумматора, первая группа выходов. регистра сдвига является группой выходов мантиссы преобразо 15 вателя 21 Процесс преобразования в этом устройстве заключается в суммировании двоичных эквивалентов десятичных тетрад, причем двоичные эквиваленты хранятся в блоке памяти и считываются из него последовательным кодом, Однако и это устройство имеет недостаточно широкие функциональные возможности, так как не может оперироватьс числами, представленными в формате сплавающей запятой.Цель изобретения - расширение функциональных возможностей, заключающееся в обеспечении возможности преобразования чисел в форме с плавающей запятой.Для достижения поставленной цели в преобоазователь двоично-десятичного кода в двоичный код, содержащий регистр тетрады, блок управления, вход которого является входом признака десятичной мантиссы преобразователя, распределитель импульсов, регистр адреса, первый блок памяти, блок умножения, двоичный сумматор, регистр сдвига, причем первый выход блока управления соединен с входом распределителя импульсов, первый выход которого соединен с тактовым входом регистра адреса, управляющий вход которого подключен ко второму выходу блока управления, второй выход распределителя импульсов соединен с управляющим входом первого блока памяти, адресный вход которого подключен к первому выходу регистра адреса, выход регистра тетрады соединен с первым входом блока умножения, выход которого подключен к первому входу двоичного сумматора, выход двоичного сумматора соединен с входом регистра сдвига, выход старшего разряда которого соединен с вторым входом двоичного сумматора, первая группа выходов регистра сдвига является группой выходов мантиссы преобразователя, дополнительно введены второй блок памяти, регистр двоичного порядка, элемент И, первый и второй коммутаторы, дополнительный регистр, элемент ИЛИ, группа элементов ИЛИ, вход блока управления подключен к первому входу элемента И и к управляющим входам первого и второго коммутаторов, второй выход распределителя импульсов соединен с тактовым входом первого коммутатора, третий выход распределителя импульсов соединен с управляющим входом второго блока памяти, с вторым входом элемента И и тактовым входом второго коммутатора, второй выход регистра адреса подключен к адресному входу второго блока памяти, выход первого блока памяти и первый выход второго блока памяти через элемент ИЛИ соединены со вторым входом блока умножения, второй выход второго блока памяти соединен со входом регистра двоичного порядка, выходы которого являются выходами порядка преобразователя, выход старшего разряда регистра сдвига подключен к третьему входу элемента И, выход которого соединен с управляющим входом дополнительного регистра, вторая группа выходов регистра сдвига подключена к группе входов первого коммутатора, выходы которого соединены с информационными входами дополнительного регистра, выход которого соединен с информационным входом второго коммутатора, выход второго коммутатора через группу элементов ИЛИ, вторые входы которых подключены к информационным входам преобразователя, соединен со входом регистра тетрады.На фиг. 1 представлена структурная схе ма предлагаемого преобразователя.Преобразователь содержит вход 1 пускапреобразователя, блок 2 управления, вход 3 знака десятичного порядка, вход 4 величины десятичного порядка, вход 5 признака 10десятичной мантиссы, элемент И б,первый коммутатор 7, второй коммутатор 8, распределитель 9 импульсов, регистр 10 адреса, блоки 11 и 12 памяти, элемент ИЛИ 13, регистр 14 двоичного порядка, регистр 15 тетрады, блок 16 умножения, двоичный сумматор 17, регистр 18 сдвига, дополнительный регистр 19, группу элементов ИЛИ 20, информационный вход 21 преобразователя, первые и вторые группы выходов 22 и 23.Любое число двоично-десятичной системы счисления в формате с плавающей за- пятой 25можно представить в двоичной, системе счисления в виде, .4,=Е",Т, 1 О-),К, г,где Т - тетрада двоично-десятичного чис-,ла;1 - текущий номер десятичного разряда;- конечный номер десятичного разрядом;35 Р - десятичный порядок;1 -двоичная константа;10"-двоичный эквивалент младшегоразряда 1-той тетрады;юъ- двоичный порядок;Ф 1.401 О- -десятичная мантисса.Из этого выражения следует, что процесспреобразования заключается в преобразовании мантиссы двоично-десятичного числа,умножении полученного результата на двоичную константу и присвоении произведе 45 нию необходимого двоичного порядка.Предлагаемый преобразователь работаетследующим образом.По входу 5 признака десятичной мантиссы поступает соответствующий сигнал, который управляет первым режимом работыпреобразователя. В регистр 15 тетрады последовательно одна за одной по информационному входу 21 через группу элементовИЛИ 20 поступают тетрады преобразуемогодвоично-десятичного числа,Одновременно с каждой двоично-десятичной тетрадой в блок 2 управления повходу 1 пуска поступает управляющий синхроимпульс, обеспечивающий старт-стопный режим работы устройства. Блок 2 уп4равления вырабатывает сигнал пуска распределителя 9 и сигнал, управляющий изменением состояния регистра 10 адреса. Сигнал с выхода регистра 10 адреса возбуждает требуемую ячейку первого блока1 памяти, разряды которой опрашиваются распределенными импульсами, начиная с младшего разряда. Двоичный эквивалент младшего разряда старшей тетрады поступает с выхода первого блока 11 памяти на первый вход блока 16 умножения, на второй вход которого одновременно поступают четыре разряда тетрады. С выхода блока 16 умножения на первый вход двоичного сумматора 17 через элемент ИЛИ 13 поступает двоичный эквивалент старшей тетрады, суммируясь в данном цикле с нулевым содержимым ре гистра 18 сдвига.Описанный процесс чтения необходимых ячеек первого блока 11 памяти, образования,двоичных эквивалентов тетрады и суммирования его с содержимым регистра 18 сдвига повторяется ) -1 раз. Отличие состоит лишь в том, что в последующих циклах содержимое регистра 18 сдвига не равно нулю, После преобразования мантиссы десятичного числа содержимое регистра8 сдвига (множитель) параллельным кодом 25 через первый коммутатор 7 записывается на дополнительный регистр 19 с последующей перезаписью младших четырех разрядов на регистр 15 тетрады, Затем поступают знак и величина деся;ичного порядка по шинам знака 3 и величины 4 десятичного порядка,30 Блок 2 управления вырабатывает сигналы пуска распределителя 9 и установки адреса на регистре 10 адреса. Сигнал с выхода регистра 10 адреса возбуждает необходимую ячейку второго блока 12 памяти, разряды которой опрашиваются распределенными импульсами, начиная с младшего разряда. Двоичная константа (множимое), считанная со второго блока 12 памяти, поступает на второй вход элемента ИЛИ 13, а затем на первый вход блока 16 умножения, на второй 40 вход которого поступают четыре разряда множителя с регистра 15 тетрады. Полученное частичное произведение от умножения на четыре разряда множителя поступает на вход двоичного сумматора 17, с выхода ко торого четыре младших разряда записываются на дополнительный регистр 19, а оставшиеся разряды - на регистр 18 сдвига.Затем производится сдвиг содержимого дополнительного регистра 19 на четыре разряда с перезаписью следующих четырех раз рядов множителя на регистр 15 тетрады,Описанный процесс чтения необходимых ячеек второго блока 12 памяти, считывания двоичных констант и умножения их на четыре разряда множителя повторяется п/4 раза. Отличие состоит лишь в том, что в последующих циклах содержимое регистра 18 сдвига не равно нулю. При этом следует отметить, что двоичный порядок считывается параллельным кодом с той же ячейки второго блока 12 памяти на регистр 14 двоичного порядка. Результат преобразования снимается с выходов регистров 18 и 14 в виде двоичной мантиссы и двоичного порядка посредством первых и вторых групп выходов 22 и 23 преобразователя,Константы умножения Кг и двоичные порядки т представлены в таблице на фиг. 2. Таблица 2 состоит из трех столбцов. В первом столбце указывается десятичный порядок Р 10 с соответствующим знаком.Во втором столбце представлена константа умножения в десятичном коде К 10 и в восьмеричном коде. В третьем столбце помещен двоичный порядок т в восьмеричной системе счисления.Пример. Работа устройства при преобразовании десятичного числа 0,999999 10. На фиг. 3 представлен процесс преобразования десятичной мантиссы (1 этап преобразования), фиг. 4 иллюстрирует процесс умножения двоичной константы (множимого) на результат от преобразования десятичной мантиссы (множитель). Десятичная мантисса преобразуется на шесть циклов. Строка один представляет содержимое, поступающее с регистра 17 сдвига на второй вход сумматора, а строки два-пять иллюстрируют множимое, умноженное на 1, 2, 4 и 8, которое суммируется на блоке 16 умножения и поступает на первый вход сумматора7. Фиг. 4 содержит четыре столбца, обозначающих соответственно цикл, вход, выход сумматора 17 (причем вход 1 представлен строками трияесть) разряды регистра 18 сдвига и дополнительного регистра 9. Стрелки первых строк четвертого столбца означают сдвиг младших четырех разрядов частичных произведений.Диапазоны представимых чисел в известном преобразователе, наиболее близком к предлагаемому, ограничены числом разрядов двоично-десятичного числаЦ 1 =Диапазон представимых чисел в предлагаемом устройствеАг 4Отсюда диапазон представимых чисел стал шире в три раза. что позволяет оперировать с двоичными числами, представленными в формате с плавающей запятой. формула изобретенияПреобразователь двоично-десятичного кода в двоичный код, содержащий регистр тетрады, блок управления, вход которого является входом признака десятичной мантиссы преобразователя, распределитель импульсов, регистр адреса, первый блок памяти, блок умножения, двоичный сумматор, регистр сдвига, причем первый выход блока управления соединен с входом распределителя импульсов, первый выход которого соединен8095 иг. г с тактовым входом регистра адреса, управляющий вход которого подключен ко второму выходу блока управления, второй выход распределителя импульсов соединен с управляющим входом первого блока памяти, адресный вход которого подключен к первому выходу регистра адреса, выход регистра тетрады соединен с первым входом блока умножения, выход которого подключен к первому входу двоичного сумматора, выход двоичного сумматора соединен с входом регистра сдвига, выход старшего разряда которого соединен со вторым входом двоичного сумматора, первая группа вьходов регистра сдвига является группой выходов мантиссы преобразователя, отличающийся тем, что, с целью расширения функциональных возможностей, заключающегося в обеспечении возможности преобразования чисел ь форме с плавающей запятой, в него введены второй блок памяти, регистр двоичного порядка, элемент И, первый и второй коммутаторы, дополнительный регистр, элемент ИЛИ, группа элементов ИЛИ, вход блока управления подключен к первому входу элемента И и к управляющим входам первого и второго коммутаторов, второй выход распределителя импульсов соединен с тактовым входом первого коммутатора, третий выход распределитечя импульсов соединен с управляющим входом второго блока памяти, с вторым входом элемента И и тактовым входом второго коммутатора, второй выход регистра адреса подключен к адресному .входу второго блока памяти, выход первого блока памяти и первый выход второго блока памяти через элемент ИЛИ соединен ы,со вторым входом блока умножения, второй выход второго блока памяти соединен со входом регистра двоичного порядка, выходы которого являются выходами порядка преобразователя, выход старшего разряда регистра сдвига подключен к третьему входу элемента И, выход которого соединен с управляющим входом дополнительного регистра, вторая группа выходов регистра сдвига подключена к группе входов первого коммутатора, выходы которого соединены с ин 1 ю формационными входами дополнительногорегистра, выход которого соединен с информационныщ входом второго коммутатора, выход второго коммутатора через группу элементов ИЛИ, вторые входы которых подаюключены к информационным входам преобразователя, соединен со входом регистра тетрады. Источники информации,принятые во внимание при экспертизе и . Авторское свидетельство СССР473179, кл. б 06 Г 5(02, 975. 2. Авторское свидетельство СССР по заявке2171542, кл. Сг 06 Г 5/02, 1975 (прототип).809151 Константа умнои ения Кр Щба Ро крв Кр 10 07777777 7 77 099 999 9 УУ 9 обпоаа паапа 061777 777 77 О,б 25.0,781 25 От 763 7 7 7 7 7 7 7 12 0,9765625 16 047037777 75 4 О,б 10351562 г 1 07 62 УЗ У 453 095367431 6 ЗО 0,596 0464 4 7 05753603 777 0745058059 07346544777 36 о,9 з 1 згг 574 щв(О Кр 8 Кр 10 Р(0 0 6314631463 0,8- б - 11 О, б 4 О 512 О 6 4 32 3 4 2 7 26 08192 0,517 о бббг 10 0 655 36 0 4 14 3 3 б 7 501 о 65537 24640 0524 288083 Ввб 08 О, бг 7 4 616666 0 б 7 1 О 8 5 б Ф о 4 гг 701 г 1 зб 0,5 З 68700 91 1 иг. г ВходВыход Цикл Разряди20 1918171615111312111098 7 6 5 4 Зг 1 ао а о аоо ааааа пап ааааа 000110011 ао 110011 а 01 папаооа оооо ооооооооо оопаоооооооаооооооопа а 11 о п 11 о о 11 о а 1 о 06 111 ап 11 о 011 0011 о о 001 Ооп а 001 0100 0111 1 0101 о О о О по о оооо ааааа 0 о о о оооо о ао оооо ааааа оооо ооо 1010 оо 111101 а 1 ооо 011 0111 11110 ааааа аоо о 10 оооа 11 ооо а паап пап оо а оооо оп а оо о оооо оаа оо о оо а поп о а п ааааа а 10 опоо 11 ооо о оп 11111110111101 0110 аоооооо апоооо 1101 ооп по ооппоооопоаоооппоп пао опаа ааоо ааааа оооо ооооаапппо 11 о 1 ооппоо 9 УУУ 1 1 1 1 1 1 1 1 1 1 1 1 О 1 1 1 1 1 1 О опооо аооооо ооооот о 10 оо о оа о о оооо ооо о оо поп оо а о о о о оооо о по о ааааа Оа О О О О О ОООО О 01 010 Оап УУУУУ+ 11 111 11 1 1111110 11 О О О ооооооооооооаоооопо 1 пооооооппооооооооооо оопоооооаапооооааооа оооооооопоооопоо 1 ооа о УУУУУУ 1111 1111111 1111 о о 001 Уиг. 3+ поап 11111 па 111711117 + поп попппппппаппппапа Вх 1 Си ПО О О Оа а ПП и оооо ОП ОООО+ аппппппооапааоаапппа ао па 11111 о о 7 7 11717 77 ааааа ппп 77111 оо 77117 апппп а аопа аа паапаоаа ОО а 111 11 0 О 11111117 оо 11111 а а 1 1 7117111 п 77 711 аа 1111111177 17117 ааоаао 7 70177000 оааа 11171 аоа паа 71 а 11 оао 017 717 оп 1 17111711 па а 717 77 о о 11 71717111 0011111 аа 777 17177711 а 17717 аа 1177 77171777 177170 а 117100 0017007 аооо 11111 а 011 71 оааа 7 пап п 1 7 1 7 1 а а 7 7 7 7 17 7 71 апп 111 11 0011 11 7 177 ао 11171 па 7 117171 77 011111 001111117 177 17,117 7 7 0 а 11171 7 7 а 117 11 7 017 л =12 Фиг. 4 Составитель М. Аршавский Редактор Н. Бушаева Техред А. Бойкас Корректор М. Коста Заказ 4/57 Тираж 756 Подписное ВНИИПИ Государственного комитета СССР по делам ичбретений и открытий 113035, Москва, Ж - 35, Раушская наб., д. 4/5 Филиал ППП Патент, г. Ужгород, ул. Проектная, 411011 а а оа о 17 ааоа 77 па о 111 оа 7 О 11111 7 11 017 1 а а 11 171 011 о 111 о 1 71 0 01 177 0011 7117 171 71 0011 7 1111 717 7 а п 1111 111 7 7 11 001117 17117711 аппп ааоп оопп ппп и 11 11 - э 11 11 аа аа 17 7 П 11 оа О 1 О 1 - 1111 171 О 110 О 1 ааа па аа и а 01 - э 1 аао7 1101 7 ао7 аоааааа 7 010 - в 1 аа 7 7 17 а 77 па 7 аОП аоап