Преобразователь интервала времени в цифровой код

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическикРеспубликпо делам изобретений и открытий(54) ПРЕОБРАЗОВАТЕЛЬ ИНТЕРВАЛА ВРЕМЕНИ В ЦИФРОВОЙ КОДИзобретение относится к электроизмерительной технике и может быть использовано для преобразования интервала времени в цифровой код.Известен преобразователь интервала времени в цифровой код, содержащий гп-тактный генератор эталонной частоты 1, схему управления, состоящую, например, из гп электронных ключей, управляемых старт- и стоп- импульсами, пт-тактный счетчик, имеющий пт счетных каналов, каждый из которых включен на соответствующий выход схемы управления, однотактный счетчик и схему переноса, связывающую пт-тактный счетчик со входом однотактного счетчика 1. Недостатком известного устройства является высокая частота переключения элементов схемы переноса и триггера младшего разряда однотактного счетчика.Известен преобразователь интервала времени в цифровой код, содержащий пт-тактный генератор эталонной частоты, выходы которого подключены ко входам блока управления, выходы которого соединены со счетными входами разрядных триггеров пттактного счетчика, однотактный счетчик 12. 2Недостатком этого преобразователя интервала времени в цифровой код является необходимость применения быстродействующих элементов при тп )2, что приводит к снижению надежности.5Цель изобретения - повышение надежности.Поставленная цель достигается тем, чтов преобразователь интервала времени в цифровой код, содержащий гп-тактный генератор эталонной частоты, выходы которого 1 о подключены ко входам блока управления,выходы которого соединены со счетными входами разрядных триггеров пт-тактного счетчика, однотактный счетчик, введены два тпвходовых логических элемента И-ИЛИ и - пар четырехвходовых логических элементов И-ИЛИ, прямые входы одного четырехвходового логического элемента И-ИЛИ в каждой паре соединены с прямыми выходами соответствующей пары разрядных триггеров п 1-тактного счетчика, прямые входы другого четырехвходового логического элемента И-ИЛИ каждой пары соединены с инверсными выходами этой же пары разрядных триггеров т-тактного счетчика, выход каждого четырехвходового логического15 45 50 55 Формула изобретения элемента И-ИЛИ в каждой паре соединен с инверсными входами другого четырехвходового логического элемента И-ИЛИ этой же пары, причем выходы первых четырехвходовых логических элементов И-ИЛИ всех пар соединены с прямыми входами первого гп-входового логического элемента И-ИЛИ, выходы вторых четырехвходовых логических элементов И-ИЛИ всех пар соединены с прямыми входами второго гп-входового логического элемента И-ИЛИ, выход каждого из гп-входовых логических элементов ИИЛИ соединен с инверсными входами другого, выход первого гп-входового логического элемента И-ИЛИ соединен со входом однотактного счетчика.В предлагаемом устройстве независимо от количества тактов гп максимальная частота переключения элементов не превысит значения 1, а длительность импульса переноса булет равна т.На чертеже представлена схема преобразователя интервала времени в цифровой код.Схема содержит гп-тактный генератор эталонной частоты 1, блок управления 2, управляемый старт- и стоп-импульсами, гп-тактный счетчик 3, имеющий гп разрядных триггеров 4 со счетным входом, однотактный счетчик 5, два гп-входовых логических элемента И-ИЛИ 6, у пар четырехвходовых логических элементов И-ИЛИ 7. При поступлении в блок управления 2 старт-импульса на его выходах появляются импульсы гп-тактного генератора эталонной частоты 1, которые поступают на счетные входы соответствующих разрядных триггеров 4 гп-тактного счетчика. Разрядные триггеры 4 объединены в пары, на счетные входы разрядных триггеров 4 каждой пары с соответствующего выхода блока управления 2 поступают противофазные сигналы, На прямые входы одного четырехвходового логического элемента И-ИЛИ 7 в каждой паре подаются сигналы с прямых выходов соотетствующей пары разрядных триггеров 4, на входы которых поступают противофазные сигналы с соответствующего выхода блока управления 2, а на прямые входы другого четырехвходового логического элемента И-ИЛИ каждой пары подаются сигналы с инверсных выходов этой же пары разрядных триггеров 4. Изменение сигналов на выходах каждого четырехвходового логического элемента И-ИЛИ 7 в каждой паре происходит в моменты времени, когда соединенные с ними соответствующие разрядные триггеры 4 оказываются или в состоянии логического нуля, или в состоянии логической единицы. За счет цепи обратной связи, связывающей выход каждого четырехвходового логического элемента И-ИЛИ 7 в каждой паре с инверсными входами другого четырехвходового логического элемента И-ИЛИ 7 в той же паре, это состояние сохраняется 5 10 20 25 Зо 35 40 до момента очередного совпаления сигналов на прямых выходах другого четырехвходового логического элемента И-ИЛИэтой же пары. Выходные сигналы с первых четырехвходовых логических элементов ИИЛИ 7 всех пар поступают на прямые вхолы первого гп-входового логического элемента ИИЛИ 6, а выходные сигналы со вторых четырехвходовых логических элементов ИИЛИ 7 всех пар поступают на прямые входы второго в-входового логического элемента И-ИЛИ 6. При совпадении сигналов на прямых входах первого или второго гп-входового логического элемента И-ИЛИ 6, которое происходит в моменты совпадения сигналов на выходах соответственно первых или вторых четырехвходовых логических элементов И-ИЛИ 7 всех пар, изменяется сигнал на противоположный на выходах каждого гп-входового логического элемента ИИЛИ 6. Это состояние за счет цепи обратной связи, связывающей выход каждого гпвходового логического элемента И-ИЛИ 6 с инверсными входами другого гп-входового логического элемента И-ИЛИ 6, сохраняется до очередного момента совпадения сигналов на прямых входах другого т-входового логического элемента И-ИЛИ 6. Период сигналов на выходе каждого гп-входового логического элемента И-ИЛИ 6, так же, как и на выходе каждого четырехвходового логического элемента И-ИЛИ 7, равен 2 Г. Форма сигналов на указанных выходах - меандр, т.е. длительность импульса переноса независимо от. количества тактов будет рав- наТ . Сигнал с выхода первого в-входового логического элемента И-ИЛИ 6 поступает на счетный вход однотактного счетчика 5. В момент поступления в блок управления 2 стоп- импульса прекращается подача эталонной частоты на входы разрядных триггеров 4. Результат преобразования фиксируется в однотактном счетчике 5, в гп-входовых логических элементах И-ИЛИ 6 и в разрядных триггерах 4 с дискретностью - , Суммарная максимальнаяХпогрешность дискретности такого преобразователя интервала времени в цифровой код равна 6=+В предлагаемом преобразователе интервала времени в цифровой код можно получить погрешность - - ,на элементах с предельной частотой переключения, равной (для разрядных триггеров 4) и равной (для элементов 6, 7) и однотактного счетчика 5. Отсутствие быстродействующих элементов приводит к уменьшению потребляемой мощности и упрощению устройства, что и обеспечивает повышение надежности преобразователя интервала времени в цифровой код. Преобразователь интервала времени вцифровой код, содержащий гп-тактный ге788375 стари Составитель Л. Плетнева Редактор Н. Кешеля Техред А. Бойкас Корректор М. Коста Заказ 8380/70 Тираж 995 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж - 35, Раушская наб., д. 4/5 филиал ППП Патент, г. Ужгород, ул, Проектная, 4нератор эталонной частоты, выходы которого подключены ко входам блока управления, выходы которого соединены со счетными входами разрядных триггеров гп-тактного счетчика, однотактный счетчик, отличающийся тем, что, с целью повышения надежности, в него введены два п 1-входовых логических элемента И-ИЛИ ипар четырехвходо 2вых логических элементов И-ИЛИ, прямые входы одного четырехвходового логического элемента И-ИЛИ в каждой паре соединены с прямыми выходами соответствующей пары разрядных триггеров в-тактного счетчика, прямые входы другого четырехвходового логического элемента И-ИЛИ каждой пары соединены с инверсными выходами этой же пары разрядных триггеров гп-тактного счетчика, выход каждого четырехвходового логического элемента И-ИЛИ в каждой паре соединен с инверсными входами другого четырехвходового логического элемента И-ИЛИ этой же пары, причем выходыпервых четырехвходовых логических элементов И-ИЛИ всех пар соединены с прямымивходами первого гп-вхолового логическогоэлемента И-ИЛИ, выходы вторых четырехвходовых логических элементов И-ИЛИ всехпар соединены с прямыми входами второгогп-входового логического элемента И-ИЛИ,выход каждого из гп-входовых логическихэлементов И-ИЛИ соединен с инверснымивходами другоо, выход первого гп-входового логического элемента И-ИЛИ соединен совходом однотактного счетчика.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР438998, кл. б 06 1 3/00, 1972.2. Авторское свидетельство СССР292173, кл. 6 06 1 3/00, 1969.