Устройство для селекции цифровых каналов

Союз СоветскихСоциалистическихРеспублик О П И С А Н И Е ( )634489ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ/04 единением заявки осударотеенный коннтвтСоввта Мнннстров СССРоо делам нзсбрвтвннйн отнрюнй(45) Дата опубликования описания 28,11.78 62 1. 394.(71) Ваяв 54) УСТРОЙСТВО ДЛЯ СЕЛЕКЦИИ ЦИФРОВЫ КАНАЛОВИзобретениеотноси может использованых цифро-аналоговь,чи данных с временналов. ится к электросвязи ься в многоканальсистемах переда м,разделением ка 1 о ышение точносИзвестно устройство для селекции цифровых каналов, содержащее блок управления, первый элемент И, выходы которого подключены к входам блока счетчиков,сбрасывакяцие входы которого соединены с первым выходом синхронизатора, ивторой элемент И Я;Однако в таком устройстве недостаточна точность селекции,Цель изобретения - повти селекции.Для этого в устройство для селекциицифровых каналов, содержащее блок управления, первый элемент И, выходы которого подключен к входам блока счетчиков,срабатывающие входы которого соединеныс первым выходом синхронизатора, и второйэлемент И, введены ключевой блок, блок памяти, два элемента ИЛИ, распределитель импульсов, дещнфратор и бпок вычисления уровня флуктуации, выход которогочерез блок управления подключен к управляющему входу дещифратора, выходы которого сое динены с входами первого элемента ИЛИ,выход которого подключен к входу первого элемента И, соответствующие входы которого соединены с выходами распределителя импульсов и входами второго элемента Й, к дополнительным входам которогоподключены выходы блока памяти, сбрасываюший вход которого соединен с первым выходом синхронизатора, второй и третий выходы которого подключены к тактовым входам распределителя импульсов и блока вычисления уровня флуктуации, управлякнций вход которого соединен с вьжодом второго элемента ИЛИ и управляющим входом ключевого блока, вхогоды которого соединены с входами дешифратора и блока вычисления уровня флуктуации, при этом выходы блока счетчиков подключены к входам блока памяти,а входы второго элемента ИЛИ соединены с выходами второго элемента И.На чертеже изображена структурная электрическая схема предлагаемого устройства, 3Оно содержит блок 1 управления, первый элемент И 2, блок 3 счетчиков, синхронизатор 4, второй элемент И 5, ключевой блок 6, блок 7 памяти, два элемента ИЛИ 8 и 9, распределитель 10 им пульсов, дешифратор 11, блок 12 вычисления уровня флуктуации.Устройство работает следующим образом.Параллельные многоразрядные коды Ю информации, принадлежащей как цифровым, так и аналоговым каналам, поступают на входы дешифратора 11, ключевой блок 6 и блок 12 вычисления уровня флуктуации В исходном состоянии входы ключевого 26 блока 6 и блока 12 вычисления уровня флуктуации блокированы ввиду отсутствия сигналов на их управляющих входах, по аналогичной причине в дешифраторе 11 все дешифруюшие элементы деблокирова- ф ны, т.е, апертура устройства максимальна. Если очередной поступивший на вход устройства код близок к коду какой-либо позиции алфавита, системы связи, то он дешифруется в дешифраторе 11 и навыходе соответствующего дешифруюшего элемента появляется импульс. Импульсы с выходов всех дешифрируюших элементов объединяются в единыйпоток с помощью первого элемента ИЛИ 8 и поступают на вход первого элемента И 2. На управляющие входы которого и второго элемента И 5 с синхронизатора 4 подаются импульсы, соответствующие во времени информационным каналам, причем на каждый управляющий вход поступают импульсы только одного канала. С помощью этих управляющих импульсов первый элемент И 2 заносит результаты де-. шифрации сигналов в каждом канале на соответствующий счетчик блока 3 счетчиков. Накопление результатов в блоке счетчиков происходит в течение интервала анализа, рассчитываемого из условий обеспечения заданных характеристик селекции, при этом,. если число накопленное в каком-либо счетчике превысило наперед заданное значение, то счетчик блокируется, а на его выходе появляется сигнал потенционального типа, По окончании интервалаЯоанализа синхронизатором вырабатывается символ,заносяших указанные сигналы в ячейки памяти блока 7 памяти, связанные с заблокированными счетчиками, и потомсбрасывает эти счетчики.Информация, записанная в блок 7 памяти, считывается из него вторым элементом И 5, в результате чего вторым элементом ИЛИ 9 формируется поток импульсов, соответствующих во времени тем каналам, которые в первом приближенииотнесены к цифровым.Последовательность импульсов с выхода второго элемента ИЛИ 9 поступаетна управляющие входы ключевого блока6 и блока 12 вычисления уровня флуктуации, обеспечивая прохождение на выходустройства кодов цифровых каналов и формирование первой оценки уровня флуктуации. Оценка уровня флуктуации формируется в течение расчетного интервала времени, по окончании которого импульсом спервого выхода синхронизатора 4 она передается в блок 1 управления, вырабатывающий по ней команды на сужение апертур устройства, т. е. блокирование рядадешнфрируклцнх элементов.Работая при суженных апертурах, устройство, повторяя описанную выше процедуру, вновь выбирает цифровые каналы,но уже во втором более точном приближении.По кодам цифровых каналов второгоприближения вычисляется уточненноезначение уровня флуктуации и в соответствии с ним производится коррекция апертур устройства, После ряда повторейийописанного процесса устройство входит всостояние динамического равновесия, изкоторого оно может быть выведено изменением количества или распределенияцифровых каналов в информационном потоке, или изменением .уровня флуктуаций.Эти изменения приведут к возобновлениюасимптотической процедуры поиска, в результате чего установится новое динамическое равновесие,Формула изоб ретенияУстройство для селекции цифровых каналов, содержашее блок управления, первый элемент И, выходы которого подключены к входам блока счетчиков, сбрасываюшие входы которого соединены с первым выходом синхронизатора, и второй элемент И, о т л и ч а ю ш е е с я тем, что, с целью повышения точности селекции, введены ключевой блок, блок памяти, два элемента ИЛИ, распределитель импульсов, дешифратор и блса чиаЦНИИПИ Заказ 6782/58 Тираж 763 Подписное роектная,4 фПатент", г. Ужгород,филиал 5 6344 ления уровня флуктуации, выход которого через блок управления подключен к управляющему входу дешифратора, выходы которого соединены с входами первого элемента ИЛИ, выход которого подключен к у входу первого элемента И, соответствующие входы которого соединены с выходами распределителя импульсов и входами второго элемента И, к дополнительным Ъвходам которого подключены выходы бло й ка памяти, сбрасывающий вход которого соединен с первым выходом синхронизатора, второй и третий выходы которого подключены к тактовым входам распределителя импульсов и блока вычисления 1 З уровня флуктуации, управляющий вход которого соединен с выходом второго элемента ИЛИ и управляющим входом ключевого блока, входы которого соединены с входами пешифратора и блока вычисления уровня флуктуации, при этом выходы блока счетчиков подключены к входам блока памяти, а входы второго элемента ИЛИ соединены с выходами второго элемента И,Источники информации, принятые вовнимание при экспертизе: 1. Патент фРГ % 2406846,кл, Н 04 Д 3/06, 1 976.