Устройство для контроля многоразрядных блоков памяти

СОЮЗ СОВЕТ 854 19) (11) ЕСНИХ УБЛИН С 29 НИЕ ИЗОБРЕТЕНИ ЕЛЬСТВ КОМУ С АВ таро тельство СССР/00, 1974 ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(54) (57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯМНОГОРАЗРЯДНЫХ БЛОКОВ ПАМЯТИ, содержащее первый счетчик импульсов, первый триггер и схему сравнения, о тл и ч а ю щ е е с я тем, что,сцелью повьниения надежности устройства, в него введены вторбй и третийсчетчики импульсов, второй триггер,группа элементов И, группа элементов ИЛИ, группа счетчиков импульсов,элемент И, элемент ИЛИ-НЕ и элемент,ИЛИ, причем выходы первого счетчикаимпульсов подключены к. первым входамэлементов ИЛИ группы, вторые входыкоторых соединены с выходами элементов И группы, первые входы которыхподключены к выходам. второго счетчика импульсов, первый и второй входыэлемента ИЛИ соединены соответственно с выходом элемента И и с одним из выходов второго счетчика импульсов и входом первого триггера, выход которого подключен к первому входу элемента И, второй вход которого соединен с инверсным выходом второго триггера и вторыми входами. элементов И группы, третий вход элемента ИЛИ подключен к одному иэ выходов первого счетчика импульсов и входу третьего счетчика импульсов, выходы которого соединены с входами элемента ИЛИ-НЕ выход которого подключен к управляющему входу второго счетчика импуль" сов, управляющий вход первого счетчика импульсов соединен с прямым выходом второго триггера, входы схемы З сравнения подключенц к выходам. счетчиков импульсов группы,входы которых, выходы элементов ИЛИ группы, прямой и инверсный вцходы второготриггера являются соответственно кон- Я трольными входами, адресными выходами, вцходом считывания и выходом записи устройства, информационными выходами которого являются выходы третьего счетчика импульсов, а третий. вход элемента И и счетные входц первого и .второго счетчиков им- СЛ пульсов объединены й являются вхо- фСфь дом обращения устройства.Изобретение относится к вычислительной технике и может использоваться, в частности, для контроля многоразрядных оперативных за=поминающих устройств ЯВУ ). 5Известно устройство для контролямногоразрядных блоков памяти, е котором выполняется контроль как поадресам ( е тесте "бегающая "1 н и ну)так и по разрядам (в тесте "шахмат- Юный контроль") 1Недостатками этого устройства являются сложность и невысокая надежность,Наиболее близким техническим решением к изобретению является устройство для контроля многоразрядныхблоков памяти, содержащее счетчикадреса, подключенный к одному извходов схемы сравнения, и счетный 20триггер 2 1.Недостатком известного устройст"ва, является то, что применяемый внем тест "адресный дождь" не обеспечивает полную проверку блоков памяти, 25так как контроль производится привполне конкретной информации, а именно, в каждом адресе информация соот-ветствует прямому или обратному кодусамого адреса, при этом в любом адресе не проверяется связь между разрядами, в которых записана одинаковаяинформация, и не проверяются перекрестные связи между ячейками (связи.каждой ячейки любого разряда с ячейками.других разрядов по всем адре 35сам ), что снижает надежность устройстваЦелью изобретения является повы"шение надежности устройства.Поставленная цель достигается тем,цто в устройство для контроля иногоразрядных блоков памяти, содержащеепервый счетчик импульсов, первый триггер и схему сравнения введены вто 45рой и третий счетчики импульсоввторой триггер, группа элемейтов Игруппа элементов ИЛИ, группа счетчиков импульсов, элемент И, элементИЛИ-НЕ и элемент ИЛИ, причем выходыпервого счетцика импульсов подключены к первым входам элементов ИЛИ груп.пы, вторые входы которых соединены свыходами элементов И группы, первыевходы которых подключены к выходамвторого счетчика импульсов, первыйи второй входы элемента ИЛИ соедине"ны соответственно с выходом элемента И и с одним из выходов второго счетчика импульсов и входом первоготриггера, выход которого подключенк первому входу элемент И, второйвход которого соединен с инверснымвыходом второго триггера и вторымивходами элементов И группы, третийвход элемента ИЛИ подключен к одномуиз выходов первого счетчика импульсови входу третьего счетчика импульсоввыходы которого соединены с входамиэлемента ИЛИ-НЕ, выход которого.подключен к управляющему входу второго счетчика импульсов, управляющий вход первого счетчика импуль-,сов соединен с прямымвыходом второго триггера, входысхемы сравнения подключены к выходам счетчиков импульсое .группы, входы которых, выходы элементов ИЛИ.группы, прямой и инверсный выходывторого триггера являются соответственно контрольными входами, адресными выходами, выходом считывания ивыходом записи устройства,информационными выходами которого являютсявыходы третьего счетчика импульсов,а третий вход элемента И и счетныевходы первого и второго счетчиковимпульсов объединены и являются входом обращения устройства.На чертеже представлена функциональная схема предложенного устройства.Устройство содержит первый 1 ивторой 2 счетчики импульсов, первый3, второй й триггеры, третий 5 счет"чик импульсов, группу элементов И 6,группу элементов ИЛИ 7.На чертеже показан проверяемыйблок 8 памяти.Устройство содержит также группусчетчиков 9 импульсов, схему 10 срав"нения, элемент ИЛИ-НЕ 11, элементИ 12 и элемент ИЛИ 13. На чертежеобозначен вход 1 В обращения устройства,Каждый счетчик 9 группы имеет(е) разрядов, (где е)1.- разрядность накопителя в проверяемом бло-.ке 8 памяти ), число счетчиков 9 груп.пы равно е.Устройство работает следующим об"разом.Перед началом работы счетчики 1,2,5,9 и триггеры 3 и 1 должны бытьустановлены е состояние "0", Приэтом на выходах счетчика 5 (нанииформационных входах блока 8 памяти )устанавливаются "нули", в результа030854 3те чего на выходе. элемента ИЛИ-НЕ 11 появляется сигнал "1", разрешающий работу счетчика 2. С прямого выхода триггера 4 на управляющий вход счетчика 1 поступает сигнал "0", 5 блокирующий его работу, С инверсного выхода триггера 4 поступает сигнал "1", задающий режим "Запись" в блоке 8 памяти и разрешающий поступление адресов на его входы со счет- О чика 2 через элементы И 6, На выходе триггера 3 устанавливается сигнал "0", блокирующий работу элемента И 12.Особенностью работы устройства 5 является то, что счетчики 1, 2 и 5 и триггеры 3 и 4 при воздействии сигнала "1" по счетному входу переключаются по окончании этого сигнала .( по его спаду ). 20Рассмотрим работу устройства по циклам, Первый цикл: запись и считывание "0" по всему массиву блока 8 памяти. Устройство работает при поступлении сигналов "Обращение" на вход 14. При воздействии этих сигналов счетчик 2 обеспечивает эа й тактов (где М- целое цисло) перебор всех адресов в блоке 8 памяти (адреса поступают через элементы И 6 30 и ИЛИ 7), Счетчикпри этом не влияет на выборку адресов в блоке 8, так как на его выходах удерживаются "ну-. ли", За й тактов будут записаны все"нули", поступающие со счетчика 5.По окончании й- го такта триггер 3 переключится и на его выходе установится сигнал "1", разрешающий даль" нейшую работу элемента И 12. При этом переключится в состояние "1" и триггер 4, на вход которого с выхода старшего разряда счетчика 2 сигнал поступит через элемент ИЛИ 13; в связи с ,чем на прямом выходе триггера 4 уста-. новится сигнал "11, разрешающий работу счетчика 1 и задающий режим работы "Считывание" в блоке 8 памяти. На инверсном выходе триггера .4 установитсясигнал: "0" блокирующий работу элементов И 6, Поэтому в последующие йтактов перебор адресов в блоке 8 па 50мяти осуществляется счетчиком 1. Считанная информация поступает на. входысчетчиков 9. При правильной работе блока 8 памяи (при сцитывании "0"поРвсем адресам) состояние счетчиков 9 не изменитсяПо окончании 2 М тактов счетчик 5переключится в новое состояние и на выходе элемента ИЛИ-НЕ 11 установится сигнал "0", блокирующий работу счетчика 2. Триггер 4 по спаду сигнала. поступающего на его вход со старшего разряда счетчика 1, переключится в состояние "О" и на его инверсном выходе установится сигнал "1",. разрешающий работу элементов И 12, И 6 и задающий режим "Запись" в блоке 8памяти,Второй цикл: запись всех кодовых комбинаций по одному адресу и считывание информации по всем разрядам после записи каждой кодовой комбинации.Начало цикла определяется тактом (2 М+1),.При этом адрес поступает со счетчика 2 и в блоке 8 памяти по этому адресу. записывается кодовая комбинация 1000, .поступающая со счетчика 5. Сигнал "Обращение" проходит черезэлементы И 12 и ИЛИ 13 и по спадупереключает триггер 4 в состояние"1", поэтому с прямого выхода триггера 4 на управляющий вход счетчика 1 поступит сигнал "1", В последующие такты происходит считываниеинформации по всем адресам. По окончании (2 й+1+ М) (3 й+1) тактов счетчик 5 переключится в состояние 010,.О, а триггер 4 - в состояние "0",задавая режим "Запись" в блоке 8памяти,Во время (3 М+2) такта произойдетзапись новой кодовой комбинации(0,100) по тому же адресу, а поокончании этого такта триггер 4вновь переключится в состояние "1"и снова установится режим "Считыва"ние" информации по всем адресам,вторый заканчивается с тактом(4 й+2). Далее продолжается чередование режима "Записьн по выбранномуадресу и режима "Считывание" повсем адресам.При этом каждый раз происходитзапись со счетчика 5 новой кодовойкомбинации в блок 8 .памяти и после2 в таких повторений счетчик 5 встанет в свое исходное "нулевое" состояние и ва выходе элемента ИЛИНЕ 11 появится сигнал н", разрешающий.работу счетчика 2. Это произойдет по окончании (2 М+2 М +2 ) такта. Во время последующего такта впервый адрес, поскольку счетчик 2 .втечение всего такта не меняет своегосостояния, будут записаны по всем030851 5 1 разрядам "0", а по окончании сигнала "Обращение" счетчик 2 переключится во второе состояние ( второй адрес ), а триггер ч установится в состояние "1" обеспечивая режим "Считывание"Уинформации по всем адресам, На этом цикл второй заканчивается.По окончании цикла как в проверяемом адресе, так и во всех остальных адресах блока 8 памяти будут записаны "нули". Считываемая каждый раэ информация поступает на входы счетчиков 9; состояние которых в зависимости от янформации на входе постоянно меняется. Схема 10 сравнения производит анализ состояния счетчиков 9 в последнем такте второго цикла.При правильной работе блока 8 памяти в конце цикла счетчики 9 устанавливаются в одинаковые состояния, в результате чего схема 10 сравнения зафиксирует исправность накопителя блока 8 памяти. Это связано с тем, что при переборе всех а-разрядных кодовых комбинаций, общее число ко. торых равняется 2, количество "1" и "0" в каждом разряде одинаковое и составляетПоэтому при пере,счете "1" счетчиками 9, они устанавливаются также в одинаковое состояние. Далее второй цикл повторяетсяпо каждому адресу. По окончании второго цикла в последнем адресе происходит переключение триггера 3 в состояние "0" и он блокирует работуэлемента,И .12. На этом контроль блока 8 памяти заканчивается.Таким образом правильность работыблока 8 памяти проверяется при все возможных кодовых комбинациях по всемРазрядам, так как в случае наличияложной информации в любом адресе илюбом разряде в последнем такте проверки по любому адресу счетчики 9установятся в различные состояния, исхема 10 сравнения зафиксирует неисправность.При.этом за счет записи. всех кодовых комбинаций по каждому адресуи считывания информации по всем адресам после записи любой кодовойкомбинации проверяются также всевозможные ложные связи между адресамии разрядамиТаким образом,. предложенное устройство контроля по сравнению с известным обеспечивает более полнуюпроверку блоков памятиТехнико-экономическое преимущество предложенного устройства заключается в более высокой надежностипо сравнению с известным.1030854 Составитель Т.ЗайцеваРедактор А.ШандорТехред И.Коштура Корректор Л.Бокшаа е лиал ППП "Патент", г. Ужгород, ул. Проектная Заказ 5221/52 Т ВНИИПИ Государств по делан изобрет 113035, Иосква, Ж раж нно ний