Устройство для защиты памяти

ОП ИСАН ЙЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ574774 Соов Советских Сониалистических Республикт. свидполнительное к 2) Заявлено 17,05.76 (21) 2361297/24 с присоединением заявки2 9/ осударственныи комитет овета Министров СССР,36 убликовапо 30,09., Боллет 3) УД 327(088.8) но делам изобретений и открытий(54) УСТРОЙС Изобретение относится к запоминающим устройствам.Известно устройство для защиты памяти, содержащее регистры, дешифраторы, блоки сравнения адресов, логические элементы И, ИЛИ, НЕ 11.Однако такое устройство осуществляет защиту на уровне страниц и не позволяет защищать отдельные ячейки памяти,Наиболее близко к изобретению устройство для защиты памяти, содержащее датчик интервалов времени, подключенный выходом к первому входу элемента И, блок регистрации адреса, входы которого соединены соответственно с адресными шинами и выходом элемента И 21.Это устройство обеспечивает защиту отдельных ячеек памяти, так как разрешение на допуск к запрашиваемой ячейке памяти выдается только после сравнения кодового адреса запрашиваемой ячейки с адресом, записанным в регистре допуска, но оно обладает низким быстродействием, обусловленным тем, что разрешение на допуск выдается после сравнения кодового адреса запрашиваемой ячейки памяти с каждым из кодовых адресов,С целью повышения быстродействия предлагаемое устройство снабжено последовательно соединенными дешифратором, ключевыми элементами, триггерами, дополнительными элементами И и элементом ИЛИ, выход которого подключен ко второму входу элемента И, входы дешифратора и датчика временных интервалов соединены соответственно с адрес ными шинами и выходами дополнительныхэлементов И, причем одни из входов последних подключены к соответствующим выходам ключевых элементов.На чертеже изображена схема предложен- О ного устройства для защиты памяти.Устройство содержит блок 1 регистрацииадреса, дешифратор 2, ключевые элементы 3, триггеры 4, дополнительные элементы И 5, датчик б интервалов времени, элемент И 7 и 15 элемент ИЛИ 8.Дешифратор 2, ключевые элементы 3, триггеры 4, элементы И 5 и элемент ИЛИ 8 соединены последовательно. Входы дейифратора 2 и датчика б соединены соответственно с ад ресными шинами 9 и выходами элементов И5, одни из входов которых подключены к соответствующим выходам ключевых элементов 3, Выход датчика б соединен с первым входом элемента И 7, второй вход последнего под ключен к выходу элемента ИЛИ 8.Устройство работает следующим образом.В начальном состоянии производится установка триггеров 4, для чего на шины 9 подаются коды адресов ячеек памяти, подлежа- ;О щих защите. При этом на соответствующихвыходах дешифратора 2 появляются сигналы, которые через ключевые элементы 3 устанавливают соответствующие триггеры 4 в единич" ное состояние, подготавливая тем самым срабатывание элементов И 5, Триггеры 4 в единичном состоянии определяют допуск к соответствующим ячейкам памяти.Кодовый адрес запрашиваемой ячейки поступает в блок 1 и дешифратор 2. На соответствующем выходе дешифратора появляется сигнал, который через один из выходов ключевых элементов 3 поступает на вход соответствующего элемента И 5. Если к запрашиваемой ячейке памяти разрешен допуск, то на вход этого элемента И 5 подается разрешающий сигнал с соответствующего триггера 4. Элемент И 5 срабатывает и через элемент ИЛИ 8 открывает элемент И 7, а также запускает датчик 6 интервалов времени, Датчик 6 формирует временной интервал, в течение которого разрешается допуск к запрашиваемой ячейке памяти. Этот сигнал через открытый элемент И 7 поступает в блок 1, выдающий сигнал разрешения допуска в течение сформированного интервала времени,Таким образом, предложенное устройство позволяет выдавать разрешение на допуск за время, равное анализу одного кодового адреса, что существенно повышает его быстродей.ствие.Формула изобретения5 Устройство для защиты памяти, содержащее датчик интервалов времени, подключенный выходом к первому входу элемента И,блок регистрации адреса, входы которого соединены соответственно с адресными шинами10 и выходом элемента И, отличающеесятем, что, с целью повышения быстродействия,оно снабжено последовательно соединеннымидешифратором, ключевыми элементами, триггерами, дополнительными элементами И и15 элементом ИЛИ, выход которого подключенко второму входу элемента И, входы дешифратора и датчика временных интервалов соединены соответственно с адресными шинамии выходами дополнительных элементов И,20 причем одни из входов последних подключены к соответствующим выходам ключевыхэлементов.Источники информации, принятыево внимание при экспертизе25 1. Авторское свидетельство СССР306463,кл, 6 06 Р 11/00, 1968,2. Авторское свидетельство СССР397964,кл. б 11 С 7/00, 1970,574774 Составитель В. Рудаков бларова ректор Л. Брахни Тсхред Гладков актор Заказ 2127/1711 П одписное ипографи Сапунова,Изд. М 778 Тираж 738 осударственного комитета Совета Министро по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5