Логическое запоминающее устройство

О П Й С А Н-И Е 11 533990ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ поюа Советских Социалистических Республик(22) Заявлено 15.07,75 (21) 2156489/24 М Кч6 11 С 15/00 аявкис присоединениеа ударственный комите ета Министров СССР делам изобретенийторыбретен Е. П. Балашов, М. С. Куприянов и Г. А. Петро Ленинградский ордена Ленина электротехнический инстит им. В, И. Ульянова (Ленина)(54) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОИСТ ается код избираемой соНедостаток устройства -четному числу ячеек паполнительные требования формации в памяти. запоминающи отором устанавливокупности адресовбращение толькомяти, что создает драсположению ин Изобретение отн я кмустройствам.Известны логические запоминающие устройства 1, 2.Одно из известных устройств содержит накопитель с числовыми линейками, имеющими линейные шины записи и считывания и общие разрядные шины записи, считывания и чтения, разрядные и адресные формирователи записи и считывания, регистры слова и регене рации, разрядные элементы И и элементы ИЛИ, управляющие цепи, регистр адреса, дешифратор адреса, регистр признаков обращения 11. В этом устройстве многоадресное обращение осуществляется за счет наличия 15 регистра признаков обращения. Недостаток устройства заключается в большой разрядности кода, заносимого в регистр признаков обращения.Из известных устройств наиболее близким 20техническим решением к изобретению является логическое запоминающее устройство 2), содержащее регистр адреса, подключенный к дешифраторам адреса, регистр входного слова, выходы которого соединены с входами 25 блока управления, и управляющие шины. Выходы блока управления подсоединены к разрядным входам блоков памяти, В таком устройстве многоадресное обращение обеспечивается регистром многоадресного обращения, на 30 Цель изобретения - расширение функциональных возможностей устройства.Это достигается тем, что в устройство введены дополнительные регистры и элементы И и ИЛИ. Первый выход каждого дешнфратора адреса подключен к первому адресно. му входу соответствующего блока памяти, другие выходы - к одним входам первого и второго элементов И, а выход каждого первого элемента И - к одному входу соответствующего элемента ИЛИ. Второй вход элемента ИЛИ соединен с предыдущим адресным входом блока памяти, а выход - с одним входом третьего элемента И, выход которого подключен к соответствующему адресному входу блока памяти, а другой вход - к соответствующему инверсному выходу дополнительного регистра. Входы последнего подсоединены соответственно к выходам вторых элементов И и к одной из управляющих шин, другие управляющие шины - к другим входам первого и второго элементов И,На чертеже представлена блок-схема логического запоминающего устройства,Устройство содержит блоки 1 памяти, дешифраторы 2 адреса, регистр 3 адреса. Выходы регистра адреса подключены к входам дешифраторов 2 адреса блоков 1 памяти, первый выход дешифратора адреса - непосредственно к первому адресному входу блока памяти, а каждый последующий выход дешифратора - к одним входам первого 4 и второго 5 элементов И. Другой вход элемента И 4 соединен с управляющей шиной б, другой вход элемента И 5 - с управляющей шиной 7. Выход элемента И 4 подсоединен к одному входу элемента ИЛИ 8, другой вход которого подключен к предыдущему адресному входу блока памяти, а выход - к одному входу третьего элемента И 9, выходом связанного с соответствующим адресным входом блока памяти, а вторым входом - с инверсным выходом соответствующего разряда дополнительного регистра 10. Единичный вход регистра 10 соединен с выходом элемента И 5, а нулевой вход - с управляющей шиной 11. Устройство содержит также регистр 12 входного слова, подключенный к одним входам блока 13 управления, другие входы которого подсоединены к управляющим шинам 14, а выходы - к разрядным входам блоков 1 памяти.Рассмотрим работу логического запоминающего устройства.В исходном положении в регистре 12 хранится входное слово, а в каждой числовой линейке накопителя, образованного совокупностью блоков памяти, - некоторое слово массива; регистр 10 находится в нулевом состоянии.Выполнение логических операций (например конъюнкции, дизъюнкции, запрета) над входным словом и словом избранной числовой линейки происходит при подаче определенного набора сигналов на шины 14 и возбуждении соответствующего адресного входа, Для выбора определенной числовой линейки на регистре 3 адреса устанавливается соответствующий код и подается сигнал на шину 7. Сигнал на выходе дешифратора 2 адреса через элемент И 5 поступает на единичный вход соответствующего триггера регистра 10 и устанавливает его в единичное состояние. Затем подается сигнал на управляющую шину б и сигнал с выхода дешифратора 2 адреса через элементы И 4, ИЛИ 8, И 9 поступает на адресный вход блока 1 памяти.При выполнении логических операций между входным словом и группой слов массива информации в первом такте подается адрес конца массива (последней числовой линейки) и сигнал на выходе дешифратора адреса при поступлении сигнала на шину 7 устанавлива 5 ет соответствующий триггер регистра 10 в единичное состояние. Во втором такте подается адрес начала массива (первой числовой линейки) и сигнал соответствующего выхода дешифратора адреса возбуждает последователь но все адресные входы блоков памяти требуемого массива информации. Триггер регистра, установленный в единичное состояние в первом такте, запрещает возбуждение адресных входов вне требуемого массива информации.15 Таким образом, при помощи двух командс и-разрядным полем адреса можно обращаться к массиву объемом 2" слов.Формула изобретения20Логическое запоминающее устройство, содержащее регистр адреса, подключенный к дешифраторам адреса, регистр входного сло ва, выходы которого соединены с входамиблока управления, управляющие шины, выходы блока управления подключены к разрядным входам блоков памяти, о т л и ч а ю щ е ес я тем, что, с целью расширения функциональЗ 0 ных возможностей устройства, оно содержитдополчительные регистры и элементы И и ИЛИ, первый выход каждого дешифратора адреса подключен к первому адресному входу соответствующего блока памяти, а другие вы ходы соединены с одними входами первого ивторого элементов И, выход каждого первого элемента И подключен к одному входу соответствующего элемента ИЛИ, второй вход элемента ИЛИ соединен с предыдущим 40 адресным входом блока памяти, а выход -с одним входом третьего элемента И, выход которого подключен к соответствующему адресному входу блока памяти, а другой вход - к соответствующему инверсному выходу до полнительного регистра, входы которого подключены соответственно к выходам вторых элементов И и к одной из управляющих шин, другие управляющие шины подключены к другим входам первого и второго элементов 50 И,Источники информации, принятые во вни.мание при экспертизе:1, Авт. св. 432598, кл. 6 11 С 15/00, 1972.55 2, Авт, св. 477464, кл. 6 11 С 15/00, 1974,533990 Составитель В, РудаковТехред 3. Тараненко Редактор И. Грузова Корректор А, Галахова Типография, пр. Сапунова, 2 Заказ 2268 16 Изд. М 1694 Тираж 723 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4 5