Регистрирующее устройство
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
ОП ИСАНИЕ ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистицескихРеспублик У СВИДЕТЕ АВТО) М. Кл. Н 04 Ь 3/00 Н 04 1 13/08 явлено 30,12.74 (21) 2091545 рисоединением заявки М Гасударственный коцит Совета Министров ССС по делам нзоорвтеннйн открытий(5 Е УСТРОЙСТ ГИСТРИРУ рам) 3 блока памяти 4, причем управляющий вход первого триггера 2 соединен свыходом элемента И-НЕ 5, первый ивторой входы которого подключены соответственно к выходу последнего триггера 2и к выходу последней ячейки 3 блока памяти 4, а прямые и инверсные выходы триггеров 2 соединены со входами синхронизации соответствующих ячеек (триггеров) 3блока памяти 4. 10 стр зом.Подачей на входы 6 и 7 отрицательного сигнала "Сброс" устройство приводится в исходное состояние, При этом все триггеры 2 и 3 устанавливаются в состояние, при котором. на всех прямых выходах Я поддерживается высокий потенциал. Регистрирующее устройство запускается положительным сигналом Пуск по входу 8. При этом. на выходе элемента "И-НЕ 5 формируется отрицательный потенциал, который под действием тактовых импульсов, поступающих на входы 9 и 10 последовадинены со вхо твуюших яче рная схесодержиторые подклоам. (триггеельно во времени, образуется на выходах(61) Дополнительное к авт,Изобретение относится к дискретньсистемам связи, может использоваться ваппаратуре телеуправления и телесигналнзации радиорелейных линий связи,Известно регистрирующее устройство,содержащее кольцевой распределитель, триггеры которого подключены к соответствующим. ячейкам блока памяти.Цель изобретения - упрощение и повышение надежности устройства - достигается тем, что в предлагаемом устройстве управляющий вход первого триггера кольцевого распределителя соединен с выходомэлемента "И-НЕ", первый и второй входыкоторого подключены соответственно к выходу последнего триггера и к выходу последней ячейки блока памяти, а прямые и инверсные выходы триггеров содами синхронизации соответсек блока памяти,На чертеже изображена стма устройства.Кольцевой распределительчетное число триггеров 2, кочены к соответствующим ячей во работает следующим оД, а затем на инверсных выходах ЯПоложительные перепады напряжения на выходах Я и Я распределителя 1, воздействуя на синхронизирующие входы триггеров 3 блока памяти 4, преобразуют по следовательный код на входе 1 1 в параллельный, При работе устройства в стартстопном режиме выход Ц последнего триггера 3 должен быть соединен с одним из входов элемента "И-НЕ" 5. Тогда при фор мировании положительного перепада напря - жения на выходе Ц последнего триггера 2 распределителя 1 последний триггер 3 блока памяти 4 отрицательным сигналом с выхода Ц прерывает прохождение пери одической последовательности на входе 3 первого триггера 2,При непрерывном режиме работы выходЯ, последнего триггера 2 не соединен со 20входом элемента "И-НЕ" 5, цикл работырегистрирующего устройства повторяетсянепрерывно до тех пор, пока на вход элемента фИ-НЕ" 5 не поступит отрицательный сигнал фСтоп".Для регистрации п - разрядного двоичного числа требуется и /2 ячеек распреде - лителя и П ячеек памяти. формула изобретения Регистрирующее устройство, содержащее кольцевой распределитель, триггеры которого подключены к соответствующим ячейкам блока памяти, о т л и ч а ю щ ее с я тем, что, с целью его упрощения и повышения надежностиуправляющий вход первого триггера кольцевого распределителя соединен с выходом элемента "И-НЕ", первый и второй входы которого подключены соответственно к выходу последнего триггера и к выходу последней ячейки блока памяти, а прямые и инверсные выходы триггеров соединены со входами синхронизации соответствующих ячеек блока памяти.ЦНИИПИ Заказ 862/38 Тираж 864 Подписное филиал ППП Патент, г. Ужгород, ул, Проектная, 4
СмотретьЗаявка
2091545, 30.12.1974
ПРЕДПРИЯТИЕ ПЯ А-7306
ГЕЛЬБРАС ВИКТОР АЛЕКСАНДРОВИЧ, КИНДЯКОВА ТАТЬЯНА МЕИРОВНА, ЛАСЫЙ МИХАИЛ ГРИГОРЬЕВИЧ
МПК / Метки
МПК: H04L 3/00
Метки: регистрирующее
Опубликовано: 05.09.1976
Код ссылки
<a href="https://patents.su/3-527828-registriruyushhee-ustrojjstvo.html" target="_blank" rel="follow" title="База патентов СССР">Регистрирующее устройство</a>
Устройство для контроля триггеров
Номер патента: 1750054
Опубликовано: 23.07.1992
Авторы: Носко, Прокопец, Сапоженков
МПК: H03K 21/40
Метки: триггеров
...индикации для высвечивания неисп- равности триггера 1.2. Поступая на счеткый вход БУ 14, этот импульс вызывает появлекие очередного управляющего сигнала на 50соответствующем выходе блока управленийдля дальнейшей проверки,блок управления 14 (фиг. 2) работаетследующим образом,Сигналом "Сброс" все триггеры БУ переводятся в нулевое состояние, Пусковой импульс с элемента 13 задержки поступает на 3-вход ВЯ-триггера 20.1, переводя его в единичное состояние. При этом ка выход 14.1 выдан первый управляющий сигнал,Напряжение с прямого выхода ВЯ-триггера 20.1 прикладывается также к первому входу элемента И 18.1, подготавливая его к работе, и подается по шине 1 на блок 15 индикации. По управляющему сигналу, поступающему с выхода 14,1, начинается...
Устройство управления виртуальной памятью
Номер патента: 1023336
Опубликовано: 15.06.1983
Авторы: Заблоцкий, Лопато, Пыхтин, Цесин
МПК: G06F 13/06
Метки: виртуальной, памятью
...открывает элемент И 147 блока 8, по сигналу с выхода 40 о которого производится запись логическогонуля в группы элементон памяти 60,61, бб и 67 блоков 9, а по сигналус выхода 434 элемента ИЛИ 179 блока 8 производится запись логическогонуля в группу элементов памяти 109блока 14. Сигнал с выхода 400 блока8 через элементы ИЛИ 194, 200 и 201узла управления занесением 78 каждого из блоков 9 поступает на управляющие входы групп элементов памяти 4060,61,66 и 67.Такие же действйявыполняютсядля каждой из и +1 ) строк группэлементов памяти блоков 9 и 14.К группам элементов памяти 66 и 67блоков 9 и к группе элементов памяти 109 блока 14, имеющим и -1 ) строк,обращение производится четыре разапо одному и тому же адресу,Во время выполнения...
Устройство для отладки программно-аппаратных блоков
Номер патента: 1242965
Опубликовано: 07.07.1986
Авторы: Бадашин, Ланда, Леонтьев, Палагин, Сигалов
МПК: G06F 11/28
Метки: блоков, отладки, программно-аппаратных
...выхода 68 регистра 16 поступает на соответствующую шину отлаживаемой микроЭВМ.Затем дешифратор 11 вырабатывает сигнал обращения к отлаживаемой микро- ЭВМ, При совпадении этого сигнала с сигналом "Блокировка", сигнал уровня логической "1" с выхода элемента И 26 через одновибратор 28 устанавливает по единичным входам триггеры 29 и 30Сигнал уровня логической "1" поступает на вход элемента И 32, а сигнал уровня логического "0" с нулевого выхода триггера 29 поступает на вход элемента ИЛИ 33, Так как в начале машинного цикла управляющей . микроЭВМ сигналы вьдачи информации (поступает на второй вход элемента И 32) и приема информации (поступает на второй вход элемента ИЛИ ЗЗ) отсутствуют (логический "0"), на выходе элемента И 32 и на выходе...
Устройство управления сегментированной памятью многопроцессорной системы
Номер патента: 1753477
Опубликовано: 07.08.1992
Автор: Зайончковский
МПК: G06F 12/08
Метки: многопроцессорной, памятью, сегментированной, системы
...заданных заданий и выражающихся 40 в согласовании опережающего распределения по сегментам памяти списка заданий в соответствии с реально устанавливающимся порядком завершения локальных про 45 цессов обработки, . Наиболее близким к предлагаемому являются блоки управления сегментированной памяти, включающие в себя группы коммутаторов связи для обращений в под области хранения с функционально однородных входов. На фиг, 1 дана схема известного устройства. Схема прототипа (фиг. 1) содержит й55 блоков 1 памяти, коммутаторов 2 и 3 связи,дешифраторы 4 и 5, блоки 6 и 7 управлейия,формирователи 8 и 9 импульсов, элементы ИЛИ-НЕ 10 и 11 и схему 12 сравнения, управляющий вход которой соединен с входом нулевого потенциала устройства, выход сосути...
Контроллер прямого доступа к памяти
Номер патента: 1789987
Опубликовано: 23.01.1993
Автор: Тетенкин
МПК: G06F 13/28
Метки: доступа, контроллер, памяти, прямого
...со стороны процессора,На фиг. 1 представлена структурная схема контроллера ПДП; на фиг, 2 - функциональная схема узла фиксации запрОсов; на фиг, 3 - функциональная схема узла управления; на фиг. 4 - функциональная схема узла доступа; на фиг, 5 - временная диаграмма вьиьолнения цикла передачи данных; на фиг. 6 - временная диаграмма замены атрибута блока; на фиг, 7 - временная диаграммазамены атрибутов списка и блока; на фиг, 8 - временная диаграмма окончания работы контроллера ПДП при завершении списка,Контроллер ПДП содержит (см. фиг. 1) узел 1 фиксации запросов, узел 2 управления, узел 3 доступа, запоминающее устройство 4 атрибутов, компаратор 5, регистр 6 текущего атрибута, инкреенатор 7, шину 8 управления, шину 9 адреса, шину 10...
Предыдущий патент: Автоматический гармонический корректор
Следующий патент: “устройство формирования сигналов многократной модуляции
Случайный патент: Полимерная композиция