Преобразователь двоично-десятичного кода в двоичный

О П И С А Н И Е (и) 470803ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик.07.73 (21) 193983418-24 22) Заявле присоединением заявкиГосударственный комитет (23) П ите овета Министров СССРло делам изобретений.05.75. БюллетеньОпублик Дата оп ан открыт 75 ликования описания 2) Лвтор изобретения Леще(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДВ ДВОИЧНЫИ ИЧ НОГО КО Изобретение относится к области автоматики и вычислительной техники и предназначено для преобразования кодов. И соединен рядов тетрад ответствующи ра. Выход д 5 нен непосред управляющим регистров соо Это позво устройства з 10 ма и преоб стить его за сти поступле устройством. На чертеж 15 для т=З, г образуемогоИзвестен прео ного кода в дво образовании т-р воично-десятащий при песятичного бразователь д ичный, содерж азрядного д т стр с 2 раз о ны с выходаными, входы сла, перкоторых ми соответст ого суммато едине и(о 2тра сое е изображена схема устройствде т - количество разрядов предесятичного числа. ходь зрядов первоами соответстнены со вх го реги ующих разрядов ( - 3)-разрядного вто д 2Основу устройства оставляют и ольцоосл ержит также рого регистра; устроистэлементы И и ИЛИ. к -разрядныи1 д 2разрядный) регистр 1,ттор 2 и ( - 3) -раз.1 д 2рядный регистр 3, Регистр 1 выполнен на триггерах 4 - 13. Сумматор 2 выполнен на одноразрядных сумматорах 14 - 23, а регистр 3 - на триггерах 24 - 30. Входы разрядов регистра 1 соединены с выходами соответствующих разрядов сумматора 2, причем их четтельно соединенные в (для т=З - десяти тл1 д 2- -разрядный сумма азователь характеризует м преобразования инфор аппаратурными затрата ия является упрощение ение его быстродействия. тройство отличается тем, лнительную схему И идополнительной схемы Известныи преобр ся большим времене мации и большими ми. Целью изобретен устройства и повыш Предложенное ус что содержит допо схему НЕ. Входьы с входными шинами всех разы, соединенными со входами сох младших разрядов сумматоополнительной схемы И соедиственно и через схему НЕ с и входами второго и первого тветственно,ляет повысить быстродействие а счет совмещения циклов приеразования информации и упросчет использования периодичнония информации при управлении5 10 15 20 25 Зо вертые младшие разряды соединены черезИсхему ИЛИ 31, Выхо,ы ( 3) младших1 д 2 разрядов регистра 1 соединены со входами соответствующих разрядов регистра 3, Выход каждого 1-го разряда регистра 3, начиная со старшего разряда, непосредственно или через схемы ИЛИ 32 и ИЛИ 33 соединены со входами 1-го и (1+2)-го разрядов сумматора 2. Инверсный выход первого и выход третьего младших разрядов регистра 3 и входная шина 34 старшего разряда тетрады соединены со входами четвертого младшего разряда сумматора 2. Вход схемы ИЛИ 32 соединен с выходом схемы И 35. Входы схемы И 36 соединены с выходами первого и третьего младших разрядов регистра 3 и с входной шиной старшего разряда тетрады 34, а выход схемы И 36 соединен через схему ИЛИ 31 со входом четвертого младшего разряда регистра 1. Входы схемы И 37 соединены с входными шинами 34 всех разрядов етрады, соединенными со входами соответствующих младших разрядов сумматора 2, при этом старший разряд тетрады соединен с четвертым младшим разрядом сумматора 2 через схему ИЛИ 33. Выход схемы И 37 соединен непосредственно и через схему НЕ 38 - с управляющими входами регистров 3 и 1 соответственно.Устройство работает следующим образом.В исходном состоянии триггеры 4 - 13 и 24 - 30 регистров 1 и 3 установлены в состояние О, информация на входе устройства отсутствует, что соответствует подаче на входные шины 34 кода 1111. При этом со схемы И 37 на регистр 3 поступает сигнал, разрешающий запись информации, снимаемой с выходов регистра 1, а со схемы НЕ 38 на регистр 1 поступает сигнал, запрещающий запись информации, снимаемой с выходов сумматора 2. Цикл приема и преобразования двоично-десятичного кода в двоичный равен периоду поступления десятичных чисел в виде двоично-десятичных тетрад и состоит из первого полупериода поступления информации и второго полупериода ее отсутствия,В первом полупериоде со схемы И 37 на регистр 3 поступает сигнал, запрещающий запись информации, снимаемой с выходов регистра 1, так как код на входных шинах 34 при любом значении десятичного числа от О до 9 отличен от кода 1111, а со схемы НЕ 38 на регистр 1 поступает сигнал, разрешающий запись информации, снимаемой с выходов сумматора 2.Двоично-десятичный код со входных шин 34 поступает на соответствующие четыре младших разряда сумматора 2, а двоичный код с выходов регистра 3 - на соответствующие входы сумматора 2. После сложения на сумматоре в соответствующие разряды регистра 1 записывается число, равное сумме преобразуемого числа и результата предыдуще 35 40 45 50 55 60 65 го цикла преобразования, умноженного на десять, Схемы ИЛИ 32 и ИЛИ 36 и "И 36 исключают случаи нарушения работы сумматора 2 в процессе работы устройства, Во втором полупериоде со схемы И 37 на регистр 3 поступает сигнал, разрешающий запись информации, снимаемой с выходов регистра 1; результат преобразования, полученный в первом полупериоде, записывается в регистр 3, а запись в регистр 1 запрещается сигналом, поступающим со схемы НЕ 38, Одновременно с выходов регистра 1, являющихся вьгходами устройства, может производиться считывание промежуточного результата преобразования. Преобразование т-разрядного десятичного числа производится устройством за т циклов. После считывания окончательного результата преобразования устройство устанавливается в исходное состояние.Цепи установки триггеров регистров в исходное состояние и цепи переносов сумматора на чертеже не показаны.Таким образом, устройство производит преобразование десятичного числа по мере периодического поступления его разрядов в виде тетрад, что позволяет совместить циклы приема и преобразования информации и, следовательно, повысить быстродействие устройства, а также упростить его. Предмет изобретения Преобразователь двоично-десятичного кода в двоичный, содержащий при преобразовании т-разрядного десятичного числа первый реигистр с, разрядами, входы которых соеди 1 д 2иены с выходами соответствующих разрядов /П ( 1 д 2 -разрядного сумматора, выходыЯ младших разрядов первого регистра соединены со входами соответствующих разрядовт-- 3 1-разрядного второго регистра, выход 1 д 2каждого 1-го разряда второго регистра, начиная со старшего разряда, непосредственно и через первую и вторую схемы ИЛИ соединены со входами 1-го и (1+2)-го разрядов сумматора, инверсный выход первого и выход третьего младших разрядов второго репистра и входная штина старшего разряда тетрады соединены со входами первой схемы И выход, которой через первую схему ИЛИ соединен со входом четвертого младшего разряда сумматора, входы второй схемы И соединены с выходами первого и третьего младших разрядов второго регистра и с входной шиной старшего разряда тетрады, а выход второй схемы И соединен через третью схему ИЛИ со входом четвертого младшего разряда первого регистра, отлич а ю щ и й с я тем, что, с целью упрощениякорректор Н. Аук Редактор Е. Семанова Заказ 1984/3 Изд,452 Тираж 679 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий Москва, Ж, Раушская наб., д. 4/5Типография, пр. Сапунова, 2 устройства и повышения его быстродействия, оно содержит дополнительную схему И и схему НЕ, входы дополнительной схемы И соединены с входными шинами всех разрядов тетрады, соединенными со входами соответствующих младших разрядов сумматора, выход дополнительной схемь 1 И соединен непосредственно и через схему НЕ с управляющими входами второго и первого регист ров соответственно.