Арифметическое устройство

1 ч 429423 Союз Советских Соцнагкстических Республик(22) Заявлено 30.06.72 с присоединением заяв (32) Приоритет -21) 80280518-24 151) М Кл б 06 715 осударственный комитет авета Министров СССР Опубликовано 25,05,74. Бюллетень хо 53) УД 1 681.325(088,8 о делам изобретении крытни ата опубликования сания(71) Заявите 54) АРИФМЕТИЧЕ УСТРОЙСТВ Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах универсальных и специализированных вычислительных машин параллельного и последовательного действий.Известны арифметические устройства вычислительных машин, содержащие регистр слагаемого и регистр результата, сумматор, устройство анализа переполнения разрядной сетки и устройство управления, Эти устройства позволяют выявлять переполнение разрядной сетки и формировать правильный результат арифметических операций при переполнении за счет использования двух знаковых разрядов в схемах сумматора и репистра результата.Недостатком таких арифметических устройств является наличие избыточной аппаратуры, связанной с использованием дополнительного знакового разряда в схемах сумматора и регистра результата, а для машин последовательного действия, кроме этого, и увеличение времени выполнения арифметическихопераций,Цель изобретения - повышение быстродействия и сокращение оборудования,Для этого в предлагаемом арифметическом устройстве первый выход схемы анализа переполнения разрядной сетки подключен к первым входам двух схем совпадения,вторые входы которых соединены через вторую линию задержки со сдв тающим выходом блока управления, третьи входы - с выходом разрешения первого сдвига блока управления, четвертые входы первой и второй схем совпадения подключены соответственно к нулевому и единичному выходам знакового разряда регистра результата, входы знакового разряда которого подключены соответственно ко второму и третьему выходам схемы анализа переполнения разрядной сетки, четвертый вход регистра результата через последовательно соединенные схему ИЛИ и схему НЕ подключен ко второму и третьему выходам схемы анализа переполнения разрядной сетки, выходы схем совпадения подключены к пятому и шестому входам регистра результата и через последовательно соединенные вторую схему ИЛИ и вторую схему НЕ - к седьмому входу регистра результата.Это дает возможность иметь один знаковый разряд в регистрах результата и слагаемого и сократить время выполнения операций над числами, представленными дополнительным кодом.На чертеже представлена схема арифметического устройства.Устройство содержит регистры результата 1 и слагаеиого 2;одноразрядный сумматор 3;5 О 15 2 О 25 30 35 40 55 6065 линию задержки 4; схему 6 анализа переполнения разрядной сетки; блок управления 6; триггеры 7; схемы совпадения 8, 9 и 10; схему ИЛИ 11; схемы НЕ 12; линию задержки 13; схемы совпадения 14 и 16; выходы 16, 17 блока управления; схемы ИЛИ 18 и 19; схемы НЕ 20 ц 21; выходы 22 - 26 блока управления; триггеры 27 - 30, линию задержки 31.Устройство работает следующим образом.Перед началом выполнения арифметической операции (сложения, вычитания и т. д,) один из огерандов находится на сдвигающем регистре 1 результата, другой - на сдвигавшем регистре 2 слагаемого. Оба операнда представляют собой двоичные числа с фиксированной запятой, записанные в дополнительном коде. Для записи знака чисел в регистрах 1 и 2 использованы по одному триг. геру в каждом регистре. Выполнение операции сложения (вычитания) начинается при поступлении сдвцгающих импульсов с выхода 16 ца регистры 1 и 2, С поступлением на ре. гистры первого сдвигающего импульса на входы одноразрядного сумматора 3 поступают младшие разряды оооцх операндов, Результат сложения через схему совпадения 8 записывается в триггер 27 знакового разряда регистра 1 по сигналу разрешения записи на выходе 22, вырабатываемому блоком управления 6. С поступлением на регистры 1 и 2 второго сдвигающего импульса на входы сумматора 3 поступают очередные разряды операндов и складываются на нем с учетом сигнала переноса, поступившего с линии задержки 4. Одновременно с поступлением импуль са сдвига результат от сложения предыдущих, младших разрядов, записанный в знаковый разряд, переписывается в триггер 28 старшего разряда мантиссы регистра результата 1, а в знаковый разряд этого регистра записывается очередной результат, полученный на сумматоре от сложения более старших разрядов обоих операндов.С поступлением на регистры 1 и 2 и-го сдвигающего импульса на сумматор 3 поступают знаковые разряды обоих операндов, а в знаковый разряд регистра результата 1 записывается результат от сложения знаковых разрядов обоих операндов с учетом переноса, поступившего с линии задержки 4. При этом знак результата будет всегда истинным, если не произошло переполнения разрядной сетки арифметического устройства. В противном случае значение знакового разряда оказывается неверным и его исправляют с помощью схем совпадения 9 и 10, схемы 6 анализа переполнения, схемы ИЛИ 19 и схемы НЕ 21 во время последнего и-го сдвига регистров 1 и 2. При этом, если в знаковых разрядах регистров 1 и 2 были записаны единицы и отсутствовал перенос с выхода линии задержки (первая комбинация переполнения а а сгде а, - 1 знакового разряда регистра 1; Ь - 1 знакового разряда регистра 2, с. - , - О переноса от сложения старших разрядов мантиссы), то срабатывает схема совпадения 10, принудительно устанавливая триггер 27 знакового разряда регистра 1 з единичное положение, соответствующее истинному значению результата знакового разряда. Одновременно сигнал с выхода этой схемы 10 поступает на входы схем ИЛИ 11, 19, устанавливает триггер 7 схемы анализа переполнения в единичное положение и с помощью схемы НЕ 21 запрещает раооту схем 8 совпадения регистра результата 1, через которые происходит запись результата сложения на знаковый разряд этого регистра.Аналогично работает схема коррекции и в случае, если в знаковых разрядах обоих операндов были записаны нули, а перенос от сложения старших разрядов мантиссы равен единице, (Вторая комбинация переполнения а Ъ сгде а - О знакового разряда регистра результата 1, О - О знакового разряда регистра слагаемого 2, с ., - 1 переноса от сложения старших разрядов мантиссы).В этом случае срабатывает схема совпадения 9 и принудительно устанавливает триггер знакового разряда регистра 1 в нулевое положение, соответствующее истинному значению результата знакового разряда. Одновременно сигнал с выхода этой схемы совпадения поступает на схемы ИЛИ 11 и 19, устанавливает 1 на триггере 7 и запрещает работу схем совпадения 8,регистра результата.Таким образом, на регистре результата 1 после поступления п сдвигающих иипульсов будет сформирован окончательный результат выполненной арифметической операции с истинным значением знакового разряда, Одновременно, в случае переполнения разрядной сетки арифметического устройства, буде г сформирован признак переполнения, записан ный на триггере 7. При организации арифметических модифицированных сдвигов полученного результата (например, в операциях умножения и деления), необходимо при первам сдвиге регистра результата 1 учитывать значение пропущен. ного дополнительного знакового разряда,т. е. при организации первого модифицированного сдвига регистра результата 1, в случае переполнения разрядной сетки арифметического устройства, необходимо старший разряд мантиссы этого регистра установить в положение, противоположное положению знакового разряда, что соответствует одной издвух комбинаций переполнения 10 и 01, а затем, при организации второго и последующих сдвигов произвести обычный сдвиг, Эта задача решается с помощью схем совпадения 14 и 16, схемы ИЛИ 18, схемы НЕ 20 вместе со схемой 6.При наличии на выходе 16 первого импульса сдвига одновременно с сигналом раз 429423решения сдвига на выходе 17, вырабатывае. мым блоком управления б только на время первого сдвига регистра результата 1, при наличии признака переполнения, записанного на триггере 7, в зависимости от состояния триггера 27 знакового разряда срабатываег одна из схем совпадения 14 или 15 и принудительно устанавливает триггер 28 старшего разряда мантиссы в положение, противоположное положению триггера знакового разряда, Одновременно сигналы с выхода схем совпадения 14, 15 поступают на входы схемы ИЛИ 18 и через схему НЕ 20 запрещают работу схем совпадений 8 регистра результата 1, через которые происходит перепись содержимого триггера 27 в триггер 28 при обычном сдвиге регистра 1. При подаче второго и последующих сдвпгающих импульсов блок уп равления б не вырабатывает сигнала разрешения сдвига на выходе 17, поэтому схемы совпадения 14, 15 выключены, и происходит обычный сдвиг регистра результата. Если при первом модифицированном сдвиге регистра 1 триггер 7 находится в нулевом положении (переполнение отсутствует), то ни одна из схем совпадения 14, 15 не срабатывает и происходит обычный сдвиг регистра результата 1, что соответствует одной из двух комбинаций знаковых разрядов 00 или 11. Предмет изобретения Арифметическое устройство, содержащее одноразрядный сумматор, к двум входам которого подключены выходы регистра слагаемого и регистра результата, первый вход которого соединен с первым выходом однораз 5 1 О 15 20 25 зо 35,рядного сумматора, второй выход которого чсрез линию задержки соединен с третьим входом одноразрядного сумматора и с первым входом схемы анализа переполнения разрядной сетки, второй и третий входы которой соединены соответственно с выходами регистров, схемы совпадения, схемы ИЛИ, схемы НЕ, блок управления, выходы которог о соединены соответственно с управляющими входами регистра слагаемого, регистра результата и схемы анализа переполнения разрядной сетки, отличающееся тем, что, с целью повышения быстродействия и сокращения оборудования, в нем первый выход схемы анализа переполнения разрядной сетки подключен к первым входам двух схем совпадения, вторые входы которых соединены через вторую линию задержки со сдвигающим выходом блока управления, третьи входы - с выходом разрешения первого сдвига блока управления, четвертые входы первой и второй схем совпадения подключены соответственно к пулевому и единичному выходам знакового разряда регистра результата, входы знакового разряда которого подключены соответственно ко второму и третьему выходам схемы анализа переполнения разрядной сетки, четвертый вход регистра результата через последовательно соединенные схему ИЛИ и схему НЕ подключен ко второму и третьему выходам схемы анализа переполнения разрядной сетки, выходы схем совпадения подключены к пятому и шестому входам регистра результата и через последовательно соединенные вторую схему ИЛИ и вторую схему НЕ - к седьмому входу регистра результата.