Устройство для контроля динамических параметров и функционирования цифровых интегральных схем

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 17 А 1 9) ЯЦ. О 01 В 3.1/2 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИ ВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Научно-исследовательский и конструкторско-технологический институт средств контроля электронной аппаратуры и изделий электронной техники(56) Ерлашов В.П., Носачев В.М. Система контроля динамического функционирования больших интегральных схем. - Электронная техника, 1980, сер.8, вып, (83), с,110-114, рис,2).Авторское свидетельство СССР М 1387838, кл. 0 01 Я 21/28, 1986. Щ УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДИНАМИЧЕСКИХ ПАРАМЕТРОВ И ФУНКЦИОНИРОВАНИЯ ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ(57) Изобретение относится к контрольноизмерительной технике. Цель - повышение точности контроля за счет исключения погрешностей, повышение быстродействия устройства за счет его новой организации - достигается введением в устройство регистра 15 памяти, решающего блока 16, блока 17 управляемой задержки, Устройство содержит элемент памяти, выполненный на триггере 3, элемент 7 задержки, 0-триггеры 4-6, аналоговый компаратор 1, выполненный на усилителе 2. 1 ил,Изобретение относится к контрольноизмерительной технике и может быть использовано в устройствах для функционального контроля больших интегральных схем. 5Целью изобретения является повышение точности контроля за счет исключения погрешностей, обусловленных неоднородностью каналов устройства-прототипа, повышение быстродействия устройства за 10 счет его новой организации,На чертеже изображена функциональная схема устройства.Устройство содержит аналоговый компаратор 1, выполненный на усилителе 2,элемент памяти, выполненный на триггере3, О-триггеры 4 - 6, элемент 7 задержкиинформационный вход 8, первый-третий управляющие входы 9 - 11 устройства, выход 2012 устройства, источник 13 (Ооп) опорногонапряжения, четвертый управляющий вход14 устройства, регистр 15 памяти, решаощий блок 16, блек 11 управляемойзадержки, пятый управляющий вход 18, с 25. соответствующими связями,Блок 17 управляемой задержки предназначен для задержки тактовых импульсов, синхронизирук)щих сигналы эталоннойинформации и сигналы разрешения контроТактовые импульсы поступают черезвход 18 устройства на С-входы 0-триггеров4,5, через блок 17 управляемой задержки иосуществляют задержку сигналов эталонной информации и сигналов разрешенияконтроля на выходах О-триггеров 4 и 5 навремя, равное задержке блока 17.Устройство работает следующим образом, 40На информационный вход 8 устройствапоступает выходной сигнал с испытуемоймикросхемы с заданной частотой контроля.Аналоговый компаратор 1 производитсравнение выходных сигналов микросхемы с логическим уровнем "О" или "1" вза виси мости от ал гор итма работы устройства. Значение логического уровня задается источником 13 опорного напряжения, Науправляющий вход 10 и, следовательно, на 50О-вход триггера 5 поступает сигнал эталонной информации, на управляющий вход 11устройства поступает сигнал "Разрешениеконт роля".55С приходом строб-импульса на управляющий вход 9 устройства и, следовательно, на второй вход триггера в последний записывается информация, присутствующая в данный момент на выходе усилителя 2. С приходом с пятого управляющего входа 18 устройства задержанного блоком 17 управляемой задержки тактового сигнала на выходе триггера 5 устанавливается эталонная информация, а на выходе триггера 6 сигнал "Разрешения контроля",С приходом на синхронизирующий вход регистра 15 памяти задержанного элемента 7 задержки строб-импульса информация с входов регистра 15 памяти переписывается на его выходы. Указанная информация поступает на входы решающего блока 16. Если контролируемая информация по своим логическим уровням соответствует заданным значениям "0" или "1", а также соответствует ожидаемому местонахождению, фиксируемому строб-импульсом, то на выходе решающего блока 16, а следовательно, и на выходе 12 устройства сигнал отсутствует. Это означает, что контролируемая цифровая микросхема функционирует правильно. В противном случае на выходе 12 устройства формируется сигнал несоответствия выходной информации контролируемой микросхемы заданным требованиям, то есть сигнал "Брак".Устройство может работать в составе аппаратуры контроля микросхем, имеющих двунаправленные выводы,. В этом случае вход аналогового компаратора 1 обьединяется с выходом входящего в состав указанной аппаратуры канала формирования входных воздействий на контролируемую микросхему. При контроле выходной информации микросхемы выход канала формирования входных воздействий переходит "третье" состояние, характеризующееся высоким выходным импедансом. Работа устройства при этом описана. При работе канала в режиме задания входных воздействий на микросхему устройство контроля динамических параметров и функционирования блокируется подачей на управляющий вход 11 устройства сигнала "Запрет контроля", который через регистр 15 памяти поступает на третий информационный вход решающего блока 16. На выходе 12 устройства при этом присутствует сигнал Тоден" вне зависимости от уровня сигналов на его первом и втором информационных входах.При контроле динамических параметров значение опорного напряжения аналогового компаратора 1 программируется согласно техническим условиям на микросхему, Функциональный контроль выходных сигналов микросхемы по двум логическим уровням осуществляется поочередно, сначала по уровню "О", а затем по уровню "1.1674017 Результаты контроля и ри этом фиксируются внешними средствами обработки информации - результата контроля, которые и делают заключение о годности микросхемы. Составитель Е.СтроканьТех ред М,Моргентал Корректор М.Демчик Редактор О,Спесивых Заказ 2917 Тираж 412 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 ф ор мул а и за б ретен ия Устройство для контроля динамических параметров и функционирования цифровых интегральных схем, содержащее элемент памяти, элемент задержки, первый, второй и третий О-триггеры, аналоговый компаратор, вход которого является информационным входом устройства. а выход соединен с первым входом элемента памяти, второй вход которого является первым управляющим входом устройства, элемент задержки, выход которого подключен к С-входу триггера, выход которого является выходом устройства, О-вход второго О-триггера соединен с вторым управляющим входом устройства, О-вход третьего О-триггера соединен с третьим управляющим входом устройства, а С-вход его соединен с С-входом второго триггера, четвертый управляющий вход устройства, о т л и ч аю щ е е с я тем, что, с целью повышения 5 точности контроля и быстродействия устройства, в него введены регистр памяти, решающий блок, блок управляемой задержки, выход которого соединен с С-входом третьего триггера, управляющий вход - с 10 четвертым управляющим входом устройства, а вход соединен с пятым управляющим входом устройства, первый второй и третий информационные входы регистра памяти соединены соответственно с выходом эле мента памяти, выходами второго и третьеготриггеров, а вход синхронизации с выходом элемента задержки, первый, второй и третий информационные входы решающего . блока соединены с соответствующими вы ходами регистра памяти, выход - с О-входом первого триггера, вход элемента задержки соединен с первым управляющим входом устройства.