Устройство защиты от ошибок

СООЗ СОВЕТСНИХСОЦИАЛ ИСТИЧЕСНИХРЕСПУБЛИН 1)5 Н 03 М 13 0 ПИСАНИЕ ТЕНИЯсвязи и вычислиспользование и ередачи ди ск каналам низко ысить эффек и быс Устроиство сод сдвига, блок 4 мент ИЛ 1 5 и б мяти. Благодаря мутации, делител чика 7 импульсо лечивается супе двух повторений позволяет снизи ров. 2 ил. введению блоя 6 частотыв устройств а 3 ком счет- обес- нтов озиция сегм одового сло общее числ чт повт прямо мпуль ет бы ые ь ретаватоаж л а еднауправцни.м обл Усразом.В исходномделитель 6 исброшенном совходах блокауправляющие спо первому ад йств остоянии четчи тояни 7 нахо На уп ации д считыв ятся вавляющих комм ст налы,ем у из блок пост ГОСУДАРСТВЕННЫЙ НОМИ 1 ЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТ.394,14:681.32 (088.8)торское свидетельство СССР7, клН 03 М 1/00, 1982.ское свидетельство СССР3, кл, Н 03 М 13/00, 1985ское свидетельство СССРкл. Н 04 1, 1/08, 1979.РОЙСТВО ЗАЩИТЫ ОТ ОНИБОКбретение относится к технике Изобретение относится к технике связи и вычислительной технике и может быть использовано в адаптивных системах передачи дискретной информации по каналам низкого качества,Цель изобретения - повышение эффективности декодирования и быстро- Фдействия устройства.На фиг, 1 приведена функциональная схема устройства; на фиг. 2 - принцип его работы.Устройство защиты от ошибок содержит первый 1 и второй 2 регистры сдвига, блок 3 коммутации, блок 4 декодирования, элемент ИЛИ 5, делитель 6 частоты, счетчик 7 импульсов и блок 8 постоянной памяти, На фиг. 1 обозначены вход 9 и выход 10 устройства Тактовые входы регистров 1, 2 и блока 4 (на фиг1 не показа ны) .,801644392 А 1 2ительной технике, Его в адаптивных системах етной информации по о качества позволяет тивность декодироваействие устройства. ержит регистры 1, 2 декодирования, элепок 8 постоянной палок 4 декодирования служитдир ования исп оль зуемог о код наружением ошибок, Его версньп выходы ошибки и Делитель б частоты мож изован на счетчике,Блок 3 коммутации может предь собои и двухвходовых комму (и - длина кодового слова) со своим управляющим входомБлок 8 постоянной памяти пр ен для хранения сигналов,шИх работой блока 3 коммута тройство работает следующяпной памяти, задаваемому нулевой комбинацией на выходах счетчика 7.Первое и второе повторения кодовой комбйнации, поступающей на5 вход 9, записываются в регистры 1 и 2.Блок 3 коммутации осуществляет коммутацию по упрдлляющим сигналам, действующим нд его управляющих входах из блока 8, своих вторых информационных входов (т, евыходов Второго регистра 2) с входами блока 4, где кодовая комбинация проверяется нд Наличие ошибок. Если в кодовой комбинации имеются ошибки, то блок 4 формирует 1 д прямом выходе ошибки импульсной сигнал, который запускает счетчик 7 и делитель 6. На выходе счетчика 7 появляется следующая ком- бинация определяющая адрес считыва 20 ния управляющих сигналов из блока 8 постоянной памяти. Блок 3 коммутации по этим управляющим сигналам осуществляет коммутацию своих первых информационных входов с входд 14 и блока 4, где (второе повторение) кодовая комбинация снова пропер,.ет,.я нд наличие ошибок. В случае наличия ошибок пд прямом выходе ошибки блока 4 появляется управляющий сигнал,30 увеличивающий состояние счетчика 7 и делителя б ид единицу, По адресу, задаваемому счетчиком 7 из блока 8 постоянной памяти считываются следующие управляющие сигналы Hо которым блок 3 коммутации осуществляет ком мутацию своих входов и выходов согласно схеме, представленной на фиг. 2, Как видно из этой схемы, каждое повторение кодового слова делится нд гвд сегмента (в нумерации нд фиг, 2 индексы обозначают номера соответствующих сегментов в повороте), После этого формируют две новые комбинации путем суперпозиций сегментов из разных повторений. При пд личии в каждой из новых комбинаций ошибок их сегменты снова делятся нд две части, и формируются четьфе новых комбинации и т.д, На -и шаге число, сегментов в каждом повторении 50 К щ 2. Когда образованная в результате таких суперпозиций кодовая комбинация не будет содержать ошибок, блок55 4 декоцирования формирует на инверсном выхоце ошибок управляющий сигнал, который поступает через элемент ИЛИ 5, сбрасывает делитель 6 и счетчик 7 в исходное состояние и разрешает стирание информации из регист.ров 1 и 2, Если же в случае перебора всех М возможных комбинаций суперпозиционпых сегментов кодовых комбинаций для заданного числа ни одна из образованных кодовых комбинаций не удовлетворяет требованиям достоверности в блоке 4, то на выхОде делителя 6, коэффициент деления которого равен М, появляется сигнал переполнения, который через элемент ИЛИ 5 сбрасывает в исходное состояние делитель 6, счетчик 7 и регистры 1 и 2, а на выход 10 кодовая комбинация не поступает (т,е. стирается).Вероятность правильного декодирования кодовой комбинации с И-го повтора определяется выражениемН1 (1 Р )ПД( у где Р - вероятность правильногоПД 1декодирования кодовой комбинации с 1-го повтора.Предельно достижимое значение Р достигается при К = и, т.е, когда длина каждого сегмента равна одно- . му биту. При этом кодовая комбинация будет неправильно декодирована в случае, если хотя быв одной одноименной позиции двух комбинаций будет ошибка. Отсюда вероятность правильного декодированияП(1 - Р)Ч 1 огде и - длина кодовой комбинации,Г - .вероятность ошибки в дискОретном канале.Напр.имер, при Р = 5;10 для получения Рп = 0,99 требуется шесть повторов кодовой комбинации вместо десяти у известных устройств.Формула изобретенияУстройство защиты от ошибок, содержащее первый и второй регистры сдвига, блок постояьной памяти, блок декодирования, инверсный вход ошибки которого соединен с первым входом элемента ИЛИ, о т л и ч а ю щ е е - с я тем, что, с целью повышения эффективности декодирования и быстродействия устройства, в него введены блок коммутации, счетчик импульсов и делитель частоты, информационный вход первого регистра сдвига является входом устройства, последова 5 1644392 6тельный выход первого регистра сдвига входам делителя частоты и счетчикасоединен с информационным входом вто- импульсов, выходы которого соединенырого регистра сдвига, параллельные вы- с вхоцами блока постоянной памяти,ходы первого и второго регистров сдвига выходы которого подключены к управподключены соответственно к первыми ляющим входам блока коммутации, выход5вторым информационным входам блока ком- делителя частоты соединен с вторыммутации,выходыкоторого соединены с вхо- входом элемента ИЛИ, выход которогодами блока декодирования,информационный подключен ко входам сброса регистроввыход которого является выходом уст О сдвига, делителя частоты и счетчикаройства, прямой выход ошибки блока импульсов.декодирования подключен к счетным1