Дешифратор для запоминающего устройства с резервированием

(51) 4 ИСАНИЕ ИЗОБРЕТЕНИ ДЕТЕЙ Н АВТОРСКОМ ава ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) ДЕШИФРАТОР ДЛЯ ЗАПОМИНАЮЩЕГОУСТРОЙСТВА С РЕЗЕРВИРОВАНИЕМ(57) Изобретение относится к вычислительной технике и предназначено дляиспользования в БИС запоминающихустройств, Целью изобретения является повышение быстродействия дешифратора для запоминающего устройства с резервированием. Дешифратор содержит основные формироватеЛи 1 адреса,резервный формирователь 2 адреса,основной ключевой элемент 3, резервный ключевой элемент 4, .элемент 5блокировки, Основной и резервный ключевые элементы состоят из первоготранзистора 11 и второго транзистора12. Элемент блокировки состоит изпервого транзистора 17, второго транзистора 18, третьего транзистора 19,четвертого транзистора 20, пятоготранзистора 21 и шестого транзистора22. В ключевые элементы 3, 4 и элемент 5 блокировки введены конденсаторы 30 для регулирования скорости разряда узлов дешифратора, например, 31.1 ил.1 Ьобретене относится к вычислительнойОх.ке и предазначено для испол ьз Она 5 В БИС запоминающих устро Тп5Целью изобретения является повьшее Гыстродействия дешифратора для з 5 оиающего устройства с резервироВЕ 1 .1 а Ортеже показаВа пхе 1 а предла ; гл(.О д еип 1115 а т О рЦ .1115,.р;Тор содерж 1 Основные форМРи 1 ел 1 адреса, реэервни Фор 1 иРо 1 ел 2 адреса, основные ключевые элементы 3, резервный ключевойэлемент 4 и элемент 5 блокировки, ОсОВ Формирователь 1 адреса и резервный формирователь 2 адреса имеютос 5 овпой б и резервный 7 адресныеВходи, основные и резервный ключевыеэлементы и 1 е 5,т адресные входы 8,эем нт блокРовкп - адресньп ВходОс В 1,Резервньп 1 Формировате:1 црсс " устОвочный Вход 10,.е 5 В 5 ЬЕ И 1 ЗЕ 1 впшй КЛЮЧЕВЫЕ ЭЛЕменты сосОя иэ пер 130 го 11 и Второго 12 трын.-1 сторов и имеют соответстВенно адресн 15 е Выходы 13 и 14Вход 15 является первым установочным Входом Основных и резервньм ключевых элементов, Вход 16 - вторым,.станоо ь 55 Входом Основного ключе-.вого элемс 5 п а. Элемент блокировкисостот из первго 17, втрого 118третьего 19, четвертого 20, пятого21 и шестого 22 транзисторов и имеетадресны вход 23 и установочный вход24. 11 а схеме также обозначены второиустановочный Вход 25 дешифраторапрямой вход 2 б и инверсныи вход 7н27деш 1 ратор 1, пина 28 питания и шина29 нулевого потенциала. В ключевыеэлементы 3 и 4 и элемент 5 блокировки введены конденсаторы 30 для регулирования скорости разРяда, наприм Рузлов 31 деппФратора.Дешифратор работает следующим образом,На адресные входы б подаются свходных инверторов (не показаны) комсныхбшации прямых и инверсных адресныхсигналов. для каждого Формирователя1 имеется своя комбинация адресныхсигналов, при которой на вьмоде формирователя появляется сигнал.но Сигнал на адресном входе резервного Формирователя 2 адреса подается спрограммируемого блока сравненияосновного и резервного адресов (не показан). Этот блок Выполняе двефункции: запоминание адреса дефектного элемента накопителя и поразрядное сравнение кода входных инверторов с кодом адреса дефектного элемента накопителя, При совпадении этихкодов на соответствующий адресныйвход 7 подается сигнал логическогонуля, в противном случае - сигналлогической единицы. Если адреса совпадают на всех разрядах адреса, товыбирается резервная ячейка памяти.В исходном состоянии на первый ивторой установочные Входь 10 и 15дешифратора подается сигнал логичес-кой единицы, на установочный вход 25дешифратора, адресньп вход 6 основного Формирователя 1 адреса, адресный вход 7 резервного Формирователя2 адреса, прямой и и",:Версный адресные Входы 26 и 27 дешифратора подаютсигнал логического нуля.В случае несовпадения кодов входных инверторов и кода адреса дефектной ячейки дешифратор работает следующим образом.На первый установочный вход 10дешифратора подается сигнал логичес-кого нуля. Затем с Входных инверторовподается код адреса на адресные входы б. У одного из основных Формиро-.Вателей 1 адреса, код которого соответствует коду входного инвертора,,на выходе присутствует сигнал логической единицы, при этом у остальныхФормирователей 1 на выходе - сигналлогического нуля,На первом установочном входе 15ключевого элемента 3 уровень логической единицы понижается до такой степени, чтобы он не был выше уровня напряжения на выходе основного формирователя адреса, но чтобы поддержатьтранзистор 11 в других элементах воткрытом состоянии для разряда затвора второго. транзистора 12 ключевогоэлемента.В это же время на адресные входы7 подается результат сравнения кодаосновного адреса с кодом адреса резервного элемента. Если эти адресане совпадают, то результатом сравнения является сигнал логической единицы, и затворы транзистора 12 ключевого элемента, транзистора 21 итранзистора 19 элемента 5 блокировки разряжаются через резервный форчрователь 2 адреса до нулевого по149168 тенциала. Одновременно сигнал логической единицы подается на прямой 26 или инверсный 27 адресные входы дешифратора и открывает второй (первый) транзистор 18 ( 17) . Таким образом, транзистор 19 закрит, и его затвор разряжается до нулевого потенциала, а на затворе транзистора 20 остается логическая единица. Пос ле этого на вход 25 подается логическая единица, которая через открытые ключевой транзистор 20 и транзистор 12 заряжает выход 13 дешифратора до высокого потенциала только в выбранном элементе дешифратора.При обращении по адресу дефектного основного элемента памяти, код адреса которого запомнен в блоке сравнения основного и резервного 20 адресов, дешифратор работает следующим образом,Блок сравнения основного и резервного адресов подает на все резервные адресные входы 7 логический нуль, На 2 б за.ворах транзисторов 12, 19 и 21 остается логическая единица. Затвор транзистора 20 через открытые транзисторы 18 и 19 разряжается до нулевого потенциала, Следовательно, на стоке транзистора 12 и на выходе 13 во всех основных элементах дешифратора остается логический нуль, который подддерживается при помощи открытого транзистора 21, Происходит блокировка выбора основных элементов памяти. Логическая единица, поданная после этого на вход 25 дешифратора через открытый ключевой транзистор 12 заряжает выход 14 дешифратора до 40 уровня сигнала на входе 25 дешифратора. 45 Ужгооод, ул. Проектная, 4 Работа дешифратора описана для и-канальных транзисторов, Аналогичное устройство может быть выполнено на транзисторах с каналом р-типа. Формула изобретения Дешифратор для запоминающего устройства с резервированием, содержащий основные и резервный формирователь адреса, адресные входы которых являют. ся соответственно осиовйыми и резервным адресными входами дешифратора,ВНИИПИ Заказ 5132(48 Произв.-полигон. пр-тие, г. установочные входы осноцньм и резервного Формирователей адреса объединены и являются установочным входомдешифратора, основные и резервныйключевые элементы, адресные входы которых соединены соо 1 ветственно с адресными выходами основных и резервного формирователей адреса, адресныевыходы основных и резервного ключевых элементов являются соответстзен" но основнымн и резервными адреснымивыходами дешифратора, первый установочный вход резервного ключевогоэлемента является вторым установочнымвходом дешифратора, элемент блокировки на первом и втором транзисторах,истоки которых объединены, третьемтранзисторе, затвор которого является адресным входом элемента блокировки, четвертом ключевом транзисторе, затвор которого соединен с исто"ком третьего транзистора, пятом транзисторе, затвор, исток и сток которого соединены соответственно с затвором третьего, стоком четвертого ишиной нулевого потенциала дешифратора, шестом транзисторе, затвор которого является установочным входомэлемента блокировки исток и стоксоединены соответственно с шиной питания дешифратора и истоком третьеготранзистора, установочный и адресныйвходы элемента блокировки соединенысоответственно с установочным входоми адресным выходом резервного формирователя адреса, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия дешифратора, вторые уста"новочные входы основньм и резервныхключевых элементов объединены и образуют третий установочный вход дешифратора, первые установочные входыосновных и первый установочный входрезервного ключевьм элементов соединены соответственно со стоком и истоком четвертого транзистора элемента блокировки, стоки первого и второго транзисторов элемента блокиров"ки соединены с шиной нулевого потенциала дешифратора, сток третьеготранзистора соединен с истоком второго транзистора, затворы первого ивторого транзисторов элемента блокировки являются соответственно прямыми инверсным входами дешифратора,Тираж 590 Подписное