Постоянное запоминающее устройство

ОПИСАНИЕ ИЭОБРЕТЕНИ ныи институт 088.8) др. Ци М) Изо ННОЕ ЗАПОМИ Е УСТРОЙие о ит я к облас частност тройств,вычисли ычислительнои техники ехнике ет быт апомин ающихиспользовано ельных комплекс нного запоминаю в качестве пост о устройства. Ц зобретения - уменьшение емени и ГОСУДАРСТВЕННЬИ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ А ВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Шигин А,Г, илительные машины.1975, с. 269.Аналоговые и цифромикросхемы: Справочноред. С.В.Якубовского.связь, 1984, с, 259. менения информации и повышение надежности - достигается введением в устройство блока адресных элементов,счетчика байтов, дешифратора байтов,элемента И, триггера, элемента ИЛИи блока разрешения выдачи данных. Споявлением сигнала "Обращение к устройству на синхронизирующем входетриггера 14 на его выходе устанавливается единичный сигнал, который разрешает прохождение импульсов с второго выхода магистрали 9 управлениячерез элемент И 13 на счетный входсчетчика 12. С его выхода импульсыпоступают на входы дешифратора 11,выходные сигналы которого поступаютпоочередно на вторые входы секций 119, 20 блока 16. Сигналы с выходовдешифратора 11 поступают на входыэлемента ИЛИ 15, с выхода которогоони проходят на счетный вход счетчика 2, изменяя его состояние, в результате чего осуществляется выборкавторого, третьего и четвертого байтов136530 информации из блока 5 памяти, Считанный байт информации поступает черезсоответствующую секцию блока 16 начисловой регистр 7, Как только нанем окажется записанным полнораэрядное слово, оно через блок 8 поступает Изобретение относится к вычислительной технике, в частности к технике запоминающих устройств, и может быть использовано в вычислительных комплексах в качестве постоянного 5 запоминающего устройства.Целью изобретения является уменьшение времени изменения информации в устройстве и повышение его надежности.10На чертеже приведена функциональная схема предлагаемого устройства.Устройство содержит первый блок 1 элементов И, счетчик 2 адреса, дешиф 1 г ратор 3 адреса, адресный формирователь 4, блок 5 памяти, блок 6 усилителей считывания, числовой регистр 7, блок 8 разрешения выдачи данных, вход 9 сброса, адресный вход 10, дешифратор 11 байтов, счетчик 12 байтов, элемент И 13, триггер 14, элемент ИЛИ 15, второй блок 16 элементов И, состоящий из секций 17-20, выход 21 и синхрониэирующие входы25 22 - 25. Блок 8 разрешения выдачи данных может быть выполнен на элементах И, каждый из которых имеет два входа.Устройство работает следующим образом.С входа 9 сброса устройства на входы установки нуля счетчика 2 адреса, счетчика 12 байтов, числового регистра 7 и триггера 14 поступает сигнал "Установка нуля", устанавли вая указанные блоки и элементы в исходное состояние. Вследствие того, что счетчик 12 байтов установлен в исходное состояние, кодовая комбинация сигналов с его выхода поступает 40 на дешифратор 11 байтов, возбуждая первый его выход.Сигнал с первого выхода дешифратора 11 байтов поступает на второй на выход устройства. Таким образом,в предложенном устройстве при коррекции ранее записанной информации следует заменять только одну микросхему или изменить информацию только в ней.1 ил,вход первой секции 17 блока 16 элементов И и на первый вход блока 1 элементов И, С приходом на третий вход блока 1 адресных элементов И сигнала "Обращение к устройству" с входа 1 О устройства код адреса через блок 1 адресных элементов И записывается в счетчик 2 адреса.Код адреса с выхода счетчика 2 адреса поступает на дешифратор 3 адреса, сигнал с которого приходит на формирователь 4, Сигнал с выхода формирователя 4 поступает на входы блока 5 памяти, выбирая по определенному адресу первый байт слова. Код первого байта слова через блок Ь усилителей считывания поступает одновременно на секции 17 - 20 блока 16 элементов И. Так как на второй вход первой секции 17 поступает сигнал с первого выхода дешифратора 11 байтов, первый байт слова через первую секцию 17 блока 16 элементов И эаписывается в соответствующую часть числового регистра 7. Сигнал с первого выхода дешифратора 11 байтов поступает на вход установки единицы триггера 14. С приходом на второй синхрониэирующий вход триггера 14 сигнала "Обращение к устройству" триггер 14 устанавливается в состояние "1", Сигнал "Обращение к устройству и сигнал с выхода триггера 14 разрешают прохождение импульсов через элемент И 13 на счетный вход счетчика 12 байтов, С приходом каждого импульса на счетный вход счетчика 12 байтов его состояние изменяется, сигналы с его выхода поступают на дешифратор 11 байтов. Сигналы с этих выходов поступают поочередно на вторые входы секций 18 - 20 блока 16 элементов И.з 13651Сигналы с выходов дешифратора 11 байтов поступают на элемент ИЛИ 15, с выхода которого сигналы поступают на счетный вход счетчика 2 адреса, изменяя его состояние, а вследствие этого, выбирая второй, третий и соответственно четвертый байт информации иэ блока 5 памяти, Считанный байт информации поступает через соответ ствующую секцию блока 16 элементов И в числовой регистр 7. И как только полноразрядное слово окажется записанным в числовой регистр 7, оно через блок 8 разрешения выдачи данных 15 при поступлении на его управляющий вход сигнала "Разрешить выдать данные" поступает на выход 21 устройстваВведение в устройство блока адрес ных элементов И, дешифратора байтов, счетчика байтов, элемента И, триггера, элемента ИЛИ, блока выходных элементов И, а также блока разрешения выдачи данных позволяет при коррекции 25 ранее записанной информации заменить только одну микросхему или изменить информацию только в одной микросхеме, в которой записан определенный законченный массив полнораэрядных слов. 30 Размерность этого массива определяется как используемой микросхемой памяти, так и системными требованиями.Предлагаемое устройство позволяет производить изменение информации отдельных адресов путем смены или перезаписи информации не всех микросхем памяти, используемых в устройстве, а только тех, в которых записаны подлежащие, корректировке слова. 40 формула изобретения Постоянное запоминающее устройст во, содержащее последовательно соединенные счетчик адреса, дешифратор адреса, адресный формирователь, блок памяти и блок усилителей считывания, числовой регистр, вход установки нуля 50 которого является входом сброса устройства и соединен с входом установки нуля счетчика адреса, первый синхрониэирующий вход счетчика адреса является первым синхронизирующим входомустройства, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия устройства и повышения егонадежности, в него введены первый ивторой блоки элементов И, счетчикбайтов, дешифратор байтов, элементИ, триггер, элемент ИЛИ и блок разрешения выдачи данных, выхоД которогоявляется выходом устройства, информационный вход блока разрешения выдачиданных соединен с выходом числовогорегистра, информационный вход которого соединен с выходом второго блокаэлементов И, управляющий вход блокаразрешения выдачи данных соединен спервым синхронизирующим входом счетчика адреса, первый вход второго блока элементов И соединен с выходомблока усилителей считывания, вход установки нуля счетчика байтов соединенс входом установки нуля счетчика адреса и с входом установки нуля триггера, вход синхронизации которогоявляется вторым синхрониэирующим входом устройства и соединен с синхронизирующим входом счетчика байтов, входустановки единицы триггера соединенс первым выходом дешифратора байтови с первым входом первого блока элементов И, второй вход которого является адресным входом устройства, второй вход установки нуля триггера соединен с последним выходом дешифраторабайтов, выходы которого соединены свходами элемента ИЛИ, выход элементаИЛИ соединен со счетным входом счетчика адреса, второй синхронизирующийвход которого соединен с выходом первого блока элементов И, выход триггера соединен с первым входом элементаИ, второй вход которого является третьим синхронизирующим входом устройства, третий вход элемента И соединенс входом синхронизации триггера, выход элемента И соединен со счетнымвходом счетчика байтов, выход которого соединен с входом дешифратора байтов, выходы дешифратора байтов соединены с группой вторых входов второгоблока элементов И, третий вход которого является четвертым синхрониэирующим входом устройства,