Устройство для отладки программно-аппаратных блоков

,ЯО 4883 4 С 06 Р 11 2 МИТЕТ СССР ИЙ 10 ТКРЫТ ГОСУДАРСТВЕННЫ ПО ДЕЛАМ ИЗОБРЕ ИОАН ОБРЕТЕН ьне кропрооиздат,80. Нагй ге 1. сог2 ил,К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММНО-АППАРАТНЫХ БЛОКОВ(57) Изобретение относится к вычислительной технике и может быть использовано при разработке микроконтроллеров, микро-ЭВМ и других средстввычислительнойтехники на основе однокристальных микропроцессоров, Цельизобретения - повьппение точности отладки. Устройство содержит блокипостоянной и оперативной памяти, группы элементов И, ИЛИ, дешифраторы,триггеры, мультиплексоры, регистры,блоки сравнения, вибраторы, элементы И, элементы ИЛИ, счетчики. Изобретение позволяет осуществлять отладку программ на самых ранних этапах разработки с использованием блока памяти отлаживаемых программвторого счетчика, группа информационных выходов которого подключена к группе управляющих входов второго мультиплексора, выход пятого элемен 5 та ИЛИ соединен с входом начальной установки второго счетчика, выход переполнения которого соединен с первым входом десятого элемента ИЛИ и вторым входом пятого элемента ИЛИ,единичный выход первого триггера соединен с третьими инверсными входами разрешения первого и четвертого дешифраторов, с третьим входом разрешения обращения блока постоянной памяти 15 и с первым входом десятого элемента И, выход второго элемента ИЛИ соединен с вторым входом десятого элемента И, выход коТорого соединен с входом записи блока оперативной памяти 2 п и с вторым входом десятого элемента ИЛИ, второй вход готовности устройства соединен с вторым входом девятого элемента И, выходы первого,второго и третьего элементов И шестой 25 группы являются третьими выходами соответственно обращения, записи и чтения устройства, выходы третьего дешифратора соединены с входами записи соответственно первого, второго, ЗО третьего и четвертого регистров, выходы которых соединены с входами второго сравниваемого числа соответственно третьего, первого, второго и четвертого блоков сравнения, выходы которых соединены с тактовыми входами соответственно второго, третьего, четверз.ого и пятого триггеров, информационные входы второго, третьего, четвертого и пятого триггеров соединены с входом единичного потенциала устройства, выход шестого элемента ИЛИ соединен с входами начальной установки второго, третьего,четвертого и пятого триггеров, единичные 45 выходы которых соединены соответственно с первым и вторым входами одиннадцатого элемента И, с первым и вторым входами двенадцатого элемента И, выходы одиннадцатого и двенадцатого элементов И соединены соответственно через второй одновибратор с единичным входом первого триггера и с входом первого одновибратора, выходтретьего элемента ИЛИ через третий55 одновибратор соединен с вторым входом шестого элемента ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью повышения точности отладки, в чстройство введены блок оперативной памяти отлаживаемых программ, одиннадцатая группа элементов И, триггер, счетчик, четыре элемента ИЛИ, пять элементов И, шестой регистр, группа информационных входов которого соединена через двустороннюю магистральс первой группой информационных вхоов-выходов устройства, выход тринадцатого элемента И соединен с первым входом одиннадцатого элемента ИЛИ и входом записи шестого регистра, вход установки нуля которого подключен к выходу четвертого элемента И, к входу установки нуля третьего счетчика, к первому входу двенадцатого элемента ИЛИ, группа разрядных входов шестого регистра соединена с группой информационных входов третьего счетчика, выход переполнения которого соединен с вторым входом одиннадцатого и двенадцатого элементов ИЛИ, выходы которых соединены соответственно с входом записи информации третьего счетчика и входом установки нуля шестого триггера, информационный вход которого соединен с шиной единичного потенциала устройства, выход тринадцатого элемента ИЛИ соединен с тактовым входом шестого триггера, первый вход тринадцатого элемента И соединен с выходом четырнадцатого элемента И и входом записи блока оперативной памяти отлаживаемых программ, выход пятнадцатого элемента И соединен с вторым входом тринадцатого элемента ИЛИ, с входом чтения информации блока оперативной памяти отлаживаемых программ, с первыми входами элементов И одиннадцатой группы, вторые входы которой соединены с информационными выходами блока оперативной памяти отлаживаемых программ, выходы элементов одиннадцатой группы соединены с информационными входами блока оперативной памяти отлаживаемых программ и через двустороннюю магистраль - с первой группой информационных входов-выходов устройства, перваягруппа адресных выходов устройства соединены с группой адресных входов блока оперативной памяти отлаживаемых программ, первый инверсный вход четырнадцатого элемента И соединен с первым инверсным входом тринадцатого элемента И, с первым входом записи устроиства, второи и третии пря191 388 мые входы четырнадцато о элемента И соединены соответственно с первым и вторым прямыми входами пятнадцатого элемента И, с первым инверсным и вторым прямым входами третьего элемента5 И, инверсный вход пятнадцатого элемента И подключен к первому входу чтения устройства, первая группа адресных входов устройства соединена с прямыми входами шестнадцатого элемента И, инверсный вход которого подключен к первому входу обращения устройства, выход шестнадцатого элемента И соединен с вторым прямым входом тринадцатого элемента И, выход сем 39 2 Онадцатого элемента И соединен со счетным входом третьего счетчика,первый и второй входы семнадцатого элемента И подключены соответственно к второму тактирующему выходу генератора тактовых импульсов, к единичному выходу шестого триггера, нулевой выход которого соединен с первым прямым входом четырнадцатого элемента ИЛИ, второй и третий прямые входы которого подключены соответственно к выходу восьмого и девятого элементов И, а выход четырнадцатого элемента ИЛИ подключен к выходу готовности устройства.Заказ 4803/49ВНИИ 1130 Производственно-поли еское предприятие, г, Ужг ул, Проектная,Тираж 670 Государственного коми елам изобретений и отк Москва, Ж, Раушская Подписиета СССРытийнаб, д, 4/5 фч г :ьв 1 ь1 13Изобретение относится к вычислительной технике и может быть использовано при разработке микроконтроллеров, микроЭВМ и других средств вычислительной техники на основе однокристальных микропроцессоров (МП).Цель изобретения- повышение точности отладки,На фиг. 1 и фиг. 2 приведена схема устройства для отладки программноаппаратных блоков.Устройство состоит из блока 1постоянной памяти, информационныевыходы которого через днухстороннююмагистраль соединены с информационными выходами элеиентон И группы 2,с первыми входами элементов И группы 3, с информационными входами регистра , с выходами элементов Игрупп 5 и 6, с первыми информационными входами блока 7 оперативнойпамяти, с информационными входами 811 регистров, с информационными входами блока 12 оперативной памяти отлажинаемых программ, с выходами элементов И групп 13 и 14, с информационными входами первого сравниваемого слова блоков 15 и 16 сравненИя, с первыми входами элементов И группы 17, с информационными входами-выходами 18 устройства, с первыми информационными входами мультиплексора 19, первые младшие разряды информационных входов-выходов 18 устройства соединены соответственно с информацнонными входами блоков 20 и 21 одноразрядной памяти, адресные входы 22 устройства соединены с адресными входами блока 1 постоянной памяти, блока 12 оперативной памяти отлаживаемых программ, с вторыми информационными входами блока 7 оперативной памяти, с информационными входами дешифраторов 23-26, с информационными входами первого сравниваемого слова блоков 27 и 28 сравнения, с первыми входами элементов И групп 29 и 30, с прямыми входами элемента И 31, с вторыми инФормационными входами мультиплексора 19, вход 32 обращения устройства соединен с первым входом первого элемента элементов И групп 33 и 34, с первыми инверсными управляющими входами дешифраторов 23 - 26, с входом обращения блока 1 постоянной памяти, с инверсным входом элементов И 31 и 35, с первым прямым входом элементов И 36-38, с инверсным входом элемен 48839 2 5 О 15 202530 35 40 45 50 55 та И 39, нход 40 чтения устройства соединен с первым входом второго элемента элементон И групп 33 и 34, с входом чтения блока 1 постоянной памяти, с вторым управляющим входом дешифраторон 23 и 26, с вторым инверсным входом элемента И 38, с инверсным входом элемента И 41, с первым инверсным входом элемента ИЛИ 42 и 43, с первым прямым входом элемента ИЛИ 44, с инверсным нходом элемента И 45,вход 46 записи устройстве подключен к первому входу третьего элемента элементов И групп 33 и 34, к вторым управляющим входам дешифраторов 24 и 25, к инверсному входу элементов И 47- 49, к второму инверсному входу элемента ИЛИ 42, к второму инверсному входу элемента И 37 и элемента ИЛИ43, к второму прямому нходу элемента ИЛИ 44, вход 50 начальной установки устройства подключен к первому входу элемента ИЛИ 51, второй входкоторого соединен с выходом одновибратора 52, а выход соединен с входом начальной установки регистра 4,счетчика 53, триггера 54, первым прямым входом элемента ИЛИ 55-58 и с выходом 59 начальной установки устройства, первый и второй тактирующие выходы которого подключены к соответствующим выходам генератора 60, второй тактирующий выход которого соединен также с первым входом элемента И 61, второй вход которого подключен к единичному выходу триггера 62, а выход - к счетному входу счетчика 53, информационные входы которого соединены с выходами регистра 4,вход занесения информации которого подключен к первому прямому входу элемента ИЛИ 63 и к выходу элемента И 48,прямой вход которого соединен с выходом элемента И 31, выход переполнения счетчика 53 соединен с вторыми входами элементов ИЛИ 58 и 63, а вход записи информации - с выходом элемента ЮР 63, выход элемента ИЛИ 58 соединен с входом начальной установки триггера 62, информационный вход которого через резистор подключен к потенциалу единичного уровня, а тактирующий вход - к выходу элемента ИЛ 1 64, первый вход которого соединен с входом записи блока 12 оперативной памяти отлажинаемых программ, с выходом элемента И 37, третий прямой вход которого соединен с третьим1348839 прямым входом элемента И 38, с прямым входом элемента И 39, с третьиминверсным управляющим входом дешифратора 23, с первым инверсным управляющим входом дешифратора 65, с выходом элемента ИЛИ 66, выход элемента И 38 соединен с вторым прямым входом элемента ИЛИ 64, с входом чтенияблока 12 оперативной памяти отлаживаемых программ, с первыми входами элементов И группы 13, вторые входы которой соединены с информационными выходами блока 12 оперативной памятиотлаживаемых программ, выход дешифратора 65 соединен с входом занесенияинформации регистра 67, выходы которого подключены к первым входам элементов И группы 5, вторые входы которых соединены с выходом дешифратора 23, выходы мультиплексора 19 соединены с адресными входами блоков 20и 21 одноразрядной памяти, а управляющий инверсный вход мультиплексора19 соединен с входами записи информации блоков 20 и 21 одноразрядной памяти, с вторыми инверсными входамиэлементов И 35 и 36, с выходом дешифратора 24, третий инверсный управляющий вход которого соединен с управляющим входом блока 1 постояннойпамяти, с третьим инверсным управляющим входом дешифратора 26, с прямым выходом триггера 54, выходы элементов И 35 и 36 подключены соответственно к входам чтения блоков 20 и21 одноразрядной памяти, третьи прямые входы элементов И 35 и 36 подключены к выходу элемента ИЛИ 42, информационные входы-выходы 68 устройства соединены с информационными входами регистра 67, с первыми входамиэлементов И группы 2, с выходами элементов И группы 3, вторые входы которых соединены с выходом элемента И 49,прямой вход которого соединен с прямым входом элемента И 41, с вторымивходами элементов И групп 34 и 29,с первым входом элемента И 69, с выходом элемента И 39, выход элементаИ 41 соединен с вторыми входами элементов И группы 2, выходы элементовИ группы 29 соединены с информационными входами дешифратора 65 и с адресными входами-выходами 70 устройства, входы-выходы обращения 71 изаписи 72 устройства соединены соответственно с вторым и третьим инверсными управляющими входами дешифрато 10 15 20 25 30 35 40 45 50 55 ра 65, с выходами первого и третьего элементов И группы 34, выход второгоэлемента И группы 34 подключен к выходу 73 чтения устройства, вход 74 готовности устройства соединен с вторым входом элемента И 69, выход которого подключен к первому входу элемента ИЛИ 75, второй и третий входы которого подключены соответственно к инверсному выходу триггера 62 и к выходу элемента И 76, первый вход которого соединен с входом 77 готовности устройства, второй вход элемента И 76 соединен с вторыми входами элементов И группы 30 и 33, с прямыми входами элементов И 45 и 47 и с выходом элемента ИЛИ 78, первый инверсный вход которого соединен с первым прямым входом элемента ИЛИ 66 и с выходом блока 20 одноразрядной памяти, выход блока 21 одноразрядной памяти соединен с вторым прямым входом элемента ИЛИ 66 и с вторым инверсным входом элемента ИЛИ 78, выходы дешифратора 25 соединены соответственно с входами занесения информации регистров 8 - 11, выходы которых соединены соответственно с информационными входами второго сравниваемого слова блоков 27, 15, 16 и 28 сравнения, выходы которых соединены соответственно с планирующими входами триггеров 79-82, информационные входы которых подключены через резистор к потенциалу высокого уровня, входы начальной установки этих триггеров подключены к выходу элемента ИЛИ 57, второй вход которого соединен с выходом одновибратора 83, вход которого соединен с выходом элемента ИЛИ 44, прямые выходы триггеров 79 и 80 соединены соответственно с первым и вторым входами элемента И 84, подключенного своим выходом через одновибратор 85 к единичному входу триггера 54, прямые выходы триггеров 81 и 82 соединены соответственно с первым и вторым входами элемента И 86, выход которого соединен с входом одновибратора 52, выход элемента ИЛИ 43 соединен с первым входом элемента И 87, второй вход которого подключен к третьему управляющему входу дешифратора 26, а выход соединен с первым управляющим входом блока 7 оперативной памяти и с первым входом элемента ИЛИ 88, второй вход которого подключен к выходу переполнения счетчи488396 5 10 15 20 25 30 35 40 45 50 55 5 13ка 89 и к второму входу элемента ИЛИ56, выход которого подключен к входуначальной установки счетчика 89, информационные выходы которого соединены с управляющими входами мультиплексора 90, выходы которого соединены с первыми входами элементов Игруппы 6, первая - третья группы информационных выходов блока 7 опера-тивной памяти подключены соответственно к первой - третьей группе информационных входов мультиплексора90, выход дешифратора 26 соединен сосчетным входом счетчика 89, с нторымуправляющим входом блока 7 оперативной памяти, с вторыми входами элементов И группы б, выход элементаИЛИ 75 соединен с выходом 91 готовности устройства, выход элемента ИЛИ88 соединен со счетным входом счетчика 92, информационные выходы которого соединены с адресными входамиблока 7 оперативной памяти, выходнеисполнения счетчика 92 соединен свторым входом элемента ИЛИ 55, выходкоторого подключен к входу начальнойустановки счетчика 92, выход элемента И 47 соединен с вторыми входамиэлементов И группы 17, выходы которых соединены с лерными входами элементов И группы 14 и с информационными входами-выходами 93 устройства,адресные выходы 94 устройства соединены с выходами элементов И группы30, выход элемента И 45 соединен свторыми входами элементов И группы14, выходы обращения 95 и записи 96устройства соединены с выходами первого и третьего элементов И группы33, выход второго элемента И которойсоединен с выходом 97 чтения устройства,Устройстно работает следующим образом.Сигнал начальной установки с входа 50 устройства через элемент ИЛИ 51производит начальную установку счетчиков 92 и 89 (через элементы ИЛИ 55и 56), триггеров 54, 79, 80, 81 и 82через элемент ИЛИ 57, регистра 4 исчетчика 53, триггера 62 через элемент ИЛИ 58 и микропроцессора (нафиг, 1 не показано).Уровень 0 с прямого выхода три ггера 6 2 через элемент И 6 1 запрещаетпередачу тактовых сигналов с второговыхода генератора 6 0 н а синх р о входрегистра 4 , Уровень " 1 " с инверсного выхода триггера 62 поступает на вход элемента ИЛИ 75, на двух остальных входах которого присутствует также уровень "1". Сигнал высокого уровня с выхода элемента ИЛИ 75 поступает на вход готовности МП (с выхода 91 готовности устройства). После начальной установки МП начинает с нулевых адресов обработку программы-монитора, содержащейся в блоке 1 постоянной памяти. В соответствии с этой программой МП находится в цикле ожидания команд, подаваемых с управляющей ЭВМ (на фиг, 1 не показанной). Команда в виде соответствующего кода передается от управляющей ЭВМ по информационным входам-выходам 68 устройстна, и при наличии определенного кода адреса на адресных входах-выхо дах 70 устройства, а также сигналов обращения и записи на соответствующих входах-выходах 71 и 72 устройства запоминаются в регистре 67 при срабатывании дешифратора 65, Микропроцессор и соответствии с выполняемой программой опрашивает этот регистр, ныстанляя соответствующий код адреса на адресных входах 22 устройройства и сигналы обращения и чтения на соответствующих управляющих входах 32 и 40 устройства. При этом срабатывает дешифратор 23, сигнал с выхода которого разрешает передачу информации с регистра 67 через элементы И группы 5 на информационные входы-выходы 18 устройства. Прочитав код из регистра 67, МП переходит к выполнению подпрограммы обработки полученной команды. В соответствии с получаемыми командами МП производит программирование блоков 20 и 21 одноразрядной памяти и регистров 8- 11. Эти операции производятся следующим образом,Па адресных входах 22 устройства МП выставляет код адреса, соответствующий условиям срабатывания одного из дешифраторов 24 или 25, сопровождая его сигналом на входе 32 обращения устройства, а на информационных входах-выходах 18 устройства МП устанавливает необходимые коды, сопровождая их сигналом по входу 46 записи устройства, При наличии указанных у.гговий в блоки 20 и 21 одноразрядной памяти и н регистры 8-11 записывается информация, необходимая для отладки микропроцессорного устройст 13488ва, В блоки 20 и 21 одноразряднойпамяти для каждого сегмента памяти инорма ввода-вывода (весь объем адресуемой памяти условно разбиваетсяна сеп енты равного объема) записы 5ваются следующие условия: будет липри отладке использоваться блок 12оперативной памяти отлаживаемых программ или память отлаживаемого микропроцессорного устройства (ОМУ),будут ли при отладке использоватьсяустройства ввода-вывода (УВВ) управляющей ЭВМ или УВВ ОМУ,В соответствии с этими условиямиво время отладки при каждом обращении МП к памяти или УВВ на одном изуправляющих выходов элементов ИЛИ 78или 66 соответственно вырабатываетсясигнал уровня "1".В регистры 8-11 записываются кодыусловий, по которым отладка должнаначаться, а также условия окончанияотладки. В соответствии с этими условиями на единичном выходе триггера 2554 вырабатывается сигнал режима. Врежиме отладки этим сигналом блокируется блок 1 постоянной памяти, включается блок 7 оперативной памяти(через элемент И 87), этот же сигналблокирует работу дешифратора 24,Перейдя в режим отладки, микропроцессор начинает отработку программы, загруженной в блок 12 оперативной памяти отлаживаемых программ, либо находящейся в памяти ОМУ(в зависимости от программированияблоков 20 и 21 одноразрядной памяти),В случае использования блока 12 оперативной памяти отлаживаемых программ40 при передаче информации из МП последний выставляет на адресных входах 22 устройства код адреса обращения к определенной ячейке блока 12 оперативной памяти отлаживаемых программ, а на информационных входах-выходах 1845 устройства записываемый код, сопровождая адрес и данные сигналом низкого уровня на управляющем входе 46 записи.устройства. В это же время срабатывают на выставленный адрес блоки 20 и 21 одноразрядной памяти, находящиеся в режиме считывания информации (так как на выходах элементов И 35 и 36 присутствует уровень "1") и на выходе элемента ИЛИ 66 появляется сигнал высокого уровня, разрешающий запись информации в блок 12 оперативной памяти отлаживаемых программ 39 8через элемент И 37, на оставшихсявходах которого присутствуют такжесигналы, разрешающие его работу.В случае чтения информации изблока 12 оперативной памяти отлаживаемых программ МП выставляет наадресных входах 22 устройства адресобращения, сопровождая его сигналомнизкого уровня на входе 40 чтенияустройства. Этот сигнал поступаетна инверсный вход элемента И 38, наоставшихся входах которого присутствуют сигналы высокого уровня, Высокий уровень с выхода элемента И 38поступает на вход чтения информацииблока 12 оперативной памяти отлаживаемых программ и на вторые входыэлементов И группы 13, разрешающиепередачу информации на информационные входы-выходы 18 устройства,В случае использования памяти ОМУна выходе ИЛИ 78 вырабатывается сигнал высокого уровня, разрешающий обмен управляющими, информационными иадресными сигналами МП с памятью ОМУчерез элементы И следующих групп 30,17, 14, 33, Элементы И 37 и 38 приэтом блокированы, так как на выходеэлемента ИЛИ 66 присутствует уровень 0.Синхронизация работы микропроцессора с памятью или УВВ осуществляетсяпо выходу 91 готовности устройства.При обращениях к памяти последняя устанавливает на выходе элемента ИЛИ 75(через один из его входов) уровень11 110 , Сигнал этого уровня остается дотех пор, пока память не закончит свойвнутренний цикл работы (т.е, не произведет запись или чтение информации). После окончания внутреннегоцикла на выходе элемента ИЛИ 75 устанавливается уровень "1". Микропроцессор, обратившись к памяти, приостанавливает свою работу на все то время, в течение которого на выходе 91готовности устройства остается уровень "0",Программирование времени цикла памяти моделируемого устройства производится следующим образом.Пусть МП находится в цикле ожидания команд, поступающих от управляющей ЭВМ. Получив команду, МП переходит (в соответствии с программой, содержащейся в блоке 1 постоянной памяти) к реализации подпрограммы ее обработки,13488 35 45 Пусть поступила команда программирования времени цикла памяти, Пустьэта команда размещается в двух словах. Первое слово - код операции про 5граммирования моделирования временицикла памяти. Второе слово командызадает время цикла, Микропроцессор,получив эту информацию, устанавливает на адресных входах 22 устройства соответствующий адрес обращения и на информационных входах-выходах 18 устройства код, соответствующий заданному времени цикла памяти,сопровождая коды адреса и данных сигналами низкого уровня на управляющих входах обращения 32 и записи 46 устройства. Код адреса вместе с уровнем"О" на входе 32 обращения устройствавызывает уровень "1" на выходе элемента И 31, который подготавливает прямой вход элемента И 48. Сигнал низкого уровня на входе 46 записи устройства воздействует на инверсный вход элемента И 48 - сигнал высокого уровня, с выхода которого поступает на стробирующий вход регистра 4,производя запись информации с информационных входов-выходов 18 в регистр 4. Эта же информация с выходов регистра 4 поступает на информационные входы счетчика 53. Сигнал высокого уровня с выхода элемента И 48 через элемент ИЛИ 63 поступает на вход занесения счетчика 53, производя в него запись кода времени цикла памяти, Длительность сигнала на выходе элемента И 48 такова, что обеспечивает последовательную запись информации в регистр 4 и в счетчик 53,40В процессе отладки при обращениях МП к блоку 12 оперативной памяти отлаживаемых программ (как уже описывалось выше) срабатывает один из элементов И 37, либо И 38. Сигнал высокого уровня поступает на один из входов элемента ИЛИ 64, Сигнал с его выхода стробирует С-вход триггера 62, производя передним фронтом11установку последнего . Уровень О с инверсного выхода триггера 6 2 посту 50 пает через элемент ИЛИ 75 на выход 91 готовности устройства, Микропроцессор приостанавливает свою работу. Сигнал высокого уровня с прямого выхода триггера 6 поступает на один55 иэ чходов элемента И 61, который при этом пропускает тактовые импульсы с второго вхопа на выход, поступающие 39 1 Она счетный вход счетчика 53, работающего на вычитание. Счетчик считает импульсы до переполнения, после чего на его выходе заема появляется импульс, который через элемент ИЛИ 63 заносит в .счетчик 53 код из регистра 4, через элемент ИЛИ 58 сбрасывает триггер 62, низкий уровень с прямого выхода которого блокирует элемент И 61, запрещая передачу тактовых импульсов на счетчик, а высокий уровень с инверсного выхода поступает через элемент ИЛИ 75 на выход 91 готовности устройства, разрешая тем самым дальнейшую работу МП, Таким образом, схема подготавливается к следующему машинному циклу МП.Генератор 60 по своим управляющим выходам осуществляет тактировку МП.Пусть требуется моделирование памяти с максимальным быстродействием, В этом случае при программировании регистр 4 и счетчик 53 обнуляются,При выполнении программы первый же импульс на счетном входе счетчика 53 вырабатывает на его выходе импульс переполнения, который устанавливает на инверсном выходе триггера 62 сигнал высокого уровня. К моменту анализа МП состояния входа готовности на последнем оказывается уровень "1", поэтому обмен информацией между блоком 12 оперативной памяти отлаживаемых программ и МП происходит беэ задержки.В случае использования УВВ управляющей ЭВМ (на фиг. 1 не показанных) обмен информацией между МП и УВВ производится следующим образом.При выдаче информации МП на адресных входах 22 устройства выставляет соответствующий адрес обращения к одному из УВВ, а на информационных входах-выходах 18 - передаваемые данные, сопровождая их сигналами записи и обращения на соответствующих входах 46 и 32 устройстваВ соответствии с предварительным программированием блоков 20 и 21 .одноразрядной памяти на выходе элемента ИЛИ 66 появляется сигнал уровня "1", который при наличии сигнала обращения через элемент И 39 разрешает передачу кода адреса через элементы И группы 29, также подготавливаются прямые входы элементов И 41 и 49, При записи информации срабатывает И 49 и через элементы И группы 3 раз839 2 1348 решена передача кодов с информационных входов-выходов 18 устройства на информационные входы-выходы 68, Также разрешена работа элементов И группы 34, через которые передаются уп 5 равляющие сигналы от МП к управляющей ЭВМ. Эти сигналы воздействуют на УВВ управляющей ЭВМ, вызывая вывод информации в соответствующий порт.Прием информации из УВВ управляющей ЭВМ производится аналогично выдаче, с той лишь разницей, что низкий уровень сигнала чтения появляется на инверсном входе элемента И 41 и сигнал с его выхода разрешает передачу информации с информационных входов-выходов 68 устройства на информационные входы-выходы 18 через элементы И группы 2.Синхронизация работы УВВ управляющей ЭВМ осуществляется через вход 74 готовности устройства, через элемент И 69, на втором входе которого присутствует сигнал высокого уровня с выхода элемента И 39.В течение всего времени пребывания устройства в режиме отладки в блоке 7 оперативной памяти запоминается информация, присутствующая на адресных входах 22 и информационных входах-выходах 18 устройстваПри наличии сигналов записи или чтения на входах 46 или 40 устройства срабатывает элемент ИЛИ 43 (сигнал высокого уровня), с выхода которого через элемент И 87 (на втором входе которого в режиме отладки уровень "1") вырабатывается сигнал записи в блок 7 оперативной памяти, этот же сигнал через элемент ИЛИ 88 вырабатывает40 сигнал на счетном входе счетчика 92, код состояния на выходах которого увеличивается на единицу, Таким образом, подготавливается следующий адрес обращения к блоку 7 оператив 45 ной памяти.В режиме отладки в блоках 16 и 28 сравнения производится сравнение кодов адреса и данных с заданными в качестве условий выхода из режима отладки (предварительно записанными в регистрах 10 и 11). При совпадении кодов триггеры 81 и 82 устанавлива 11 11ются в 1 ( при получении с оо т в е т с твующих сигналов сравнения с выходов блоков 1 6 и 2 8 сравнения), при этом срабатывает элемент И 8 б й н а выходе одн овиб р атор а 5 2 вырабатывается си гнал начальной установки соответствующей длительности, который черезэлемент ИЛИ 51 производит начальнуюустановку аналогично описанной, После этого МП начинает отработку программы-монитора, содержащейся в блоке 1 постоянной памяти, Как правило,после отладки оператора интересуетинформация, содержащаяся в блоке 7оперативной памяти,Микропроцессор, получив командучтения информации из блока 7 оперативной памяти, переходит к подпрограмме ее отработки, выставляя приэтом соответствующий адрес, сигналыобращения и чтения на входах 22, 32и 40 устройства. При этом срабатывает дешифратор 26, сигнал с выходакоторого поступает на вход чтенияблока 7 оперативной памяти, на выходах которого появляется записанная ранее информация, представленнаяв виде трехбайтного кода (2 байтакод адреса, 1 байт - код данных),каждый из байтов поступает на соответствующую группу входов мультиплексора 90. Чтение информации производится по нулевому адресу, таккак после окончания режима отладкисчетчик 92 устанавливается в "0",Нулевой код с выходов счетчика 89поступает на два управляющих входамультиплексора 90, что соответствует передаче информации с первой группы его входов на входы элементов Игруппы 6, на вторых входах которыхприсутствует сигнал высокого уровня,разрешающий передачу информации наинформационные входы-выходы 18 устройства. Кроме того, сигнал с выходадешифратора 26 поступает на счетныйвход счетчика 89 и при окончании этого сигнала задним его фронтом происходит увеличение на единицу кода,присутствующего на выходах счетчика 89,Таким образом, на выходе счетчика при следующем чтении информациинаходится код 01, и передача содержимого блока 7 оперативной памятипроизводится через вторую группу входов мультиплексора 90. После чтениявторого байта на выходе счетчика 89присутствует код 10, что соответствует передаче информации через третьюгруппу входов мультиплексора 90. Притретьем чтении прочитывается третийбайт информации, При четвертом обра 13 1348839 14мент ИЛИ 88 поступает на счетный вход щении к блоку 7 оперативной памятиинформация не прочитана, так как вауправляющих входах мультиплексораприсутствует код 11 и его работа приэтом запрещена. Однако, при этом обращении на выходе переполнения счетчика 89 появляется сигнал высокогоуровня, который через элемент ИЛИ 5 бпроизводит начальную установку счет-чика 89, н этот же сигнал через элесчетчика 92, увеличивая на единицу код на его выходах, что соответствует следующему адресу обращения к блоку 7 оперативной памяти. Следующие три байта будут прочитаны аналогичным образом.11 игропроцессор, получая коды из блока 7 оперативной памяти, производит их передачу в соответствующий порт управляющей ЭВМ под управлением программы-монитора. Ф о р и у л а изобретения Устройство для отладки программноаппаратных блоков, содержащее блок постоянной памяти, десять групп элементов И, десять элементов ИЛИ, пять дешифраторов, пять регистров, блок оперативной памяти, два мультиплексора, первый и второй одноразрядные блоки памяти, двенадцать элементов И,два счетчика, три одновибратора, четыре блока сравнения, пять триггеров и генератор тактовых импульсов, причем первый и второй выходы генератоОра тактовых импульсов подключены к первому и второму тактирующим выходам устройства, первая группа информационных входов-выходов устройства через двустороннюю магистраль соедииена с группой выходов блока постоянной памяти, выходами элементов Ипервой группы, с первыми входами элементов И второй группы, с выходамиэлементов И третьей группы, с первой группой информационных входовблока оперативной памяти, с информационными входами первого, второго,третьего и четвертого регистров, с входами первого и сравниваемого числа первого и второго блоков сравнения,старшие разряды первой группы инфор-,мационных входов-выходов устройствасоединены с первой группой информационных входов первого мультиплексора, первый и второй младшие разряды первой группы информационны вхо 5 10 15 20 25 30 35 40 45 50 55 дов-выходов устройства соединены с информационными входами соответственно первого и второго одноразрядных блоков памяти, первая группа адресных входов устройства соединена с группой адресных входов блока постоянной памяти, с входами элементов И четвертой группы, с группами информационных входов первого, второго, третьего и четвертого дешифраторов, с второй группой информационных входов блока оперативной памяти, с груплами входов первого сравниваемого числа третьего и четвертого блоков сравнения, с первыми входами элементов И пятой группы, группа старшихразрядов первого адресного входа устройства соединена с второй группойинформационных входов первого муль-типлексора, первый вход обращенияустройства соединен с первым инверсным входом первого элемента И, с первым прямым входом второго элемента И,с первыми инверсными входами разрешения первого, второго, третьего ичетвертого дешифраторов, с первым инверсным входом третьего элемента И, с первым входом обращения блока постоянной памяти, с первым входом первого элемента И шестой группы, спервым входом первого элемента И седьмой группы, первый вход записи устройства соединен с первым входом второго элемента И седьмой группы, с первым инверсным входом первого и второго элементов ИЛИ, с первым инверсным входом четвертого и пятого элементов И, с вторыми инверсными входами разрешения первого и третьего дешифраторов, с первым прямым входом третьего элемента ИЛИ, с входом второго элементов И шестой группы, первый вход чтения устройства соединен с вторым входом обращения блока постоянной памяти, с вторым инверсным входом первого элемента ИЛИ, с первым входом третьего элемента И седьмой группы, с пЕрвым инверснымвходом шестого элемента И, с вторымиинверсными входами разрешения второго и четвертого дешифраторов, с вторым инверсным входом второго элемента ИЛИ, с вторым прямым входом третьего элемента ИЛИ, с первым инверснымвходом седьмого элемента И и с первым входом третьего элемента И шестой 1группы, вход сброса устройства соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с первым входом пятого, шестого и седьмого элементов ИЛИ, с входом установки нуля первого триггера и с выходом сброса устройства, выход первого одновибратора соединен с вторым входом четвертого элемента ИЛИ, вторая группа адресных входов-выходов устройства через двунаправленную ма гистраль соединена с выходами элементов И четвертой группы, с группой информационных входов пятого дешифратора, первый выход первого элемента И седьмой группы соединен с первым ин версным входом разрешения пятого дешифратора и через двунаправленную магистраль - с входом-выходом обращения устройства, выход второго элемента И седьмой группы соединен с вторым ин версным входом разрешения пятого дешифратора и через двунаправленную магистраль - с входом-выходом записи устройства, выход третьего элемента И седьмой группы соединен с выходом 25 чтения устройства, вторые информационные входы-выходы устройства через двусторонюю магистраль соединены с первыми входами элементов И первой группы, с выходами элементов И вто- З 0 роц группы, с информационными входами пятого регистра, вход записи которого соединен с выходом пятого дешифратора, выходы пятого регистра соединены с первыми входами элемен 35 тов И третьей группы, выход второго дешифратора соединен с вторыми входами элементов И третьей группы, выход восьмого элемента ИЛИ соединен с третьим инверсным входом второго и пятого дешифраторов, с вторым прямым входом третьего элемента И, выходы первого и второго одноразрядных блоков памяти соединены соответственно с первым и вторым прямыми входами восьмого элемента ИЛИ, с первым и вторым инверсными входами девятого элемента ИЛИ, выход первого мультиплексора соединен с адресными входами первого и второго одноразряд 50 ных блоков памяти, выход первого дешифратора соединен с первым управляющим входом первого мультиплексора, с входами записи первого и второго блоков одноразрядной памяти, с вто 55 рыми инверсными входами первого и второго элементов И, выход первого элемента И соединен с входом чтения второго блока одноразрядной памяти выход второго элемента И соединенс входом чтения первого блока одноразрядной памяти, выход первого элемента ИЛИ соединен с третьими прямыми входами первого и второго элементов И, выход шестого элемента И соединен с вторыми входами первой группы элементов И, выход третьего элемента И соединен с вторым прямым входом шестого элемента И, с первым входом восьмого элемента И, с вторымивходами элементов И седьмой и четвертой групп, с вторым прямым входомчетвертого элемента И, выход которого соединен с вторыми входами элементов И второй группы, первый входготовности устройства соединен с вторым входом восьмого элемента И, вторая группа адресных выходов устройства соединена с выходами элементов Ипятой группы, выход девятого элемента ИЛИ соединен с прямыми входамипятого и седьмого элементов И, с первым входом девятого элемента И, свторыми входами элементов И пятой ишестой групп, выходы шестого и седьмого элементов И соединены соответственно с первыми входами элементов Ивосьмой и девятой групп, выходы элементов И восьмой группы соединены свторыми входами элементов И девятойгруппы и являются третьей группойинформационных входов-выходов устройства, выходы элементов И девятойгруппы через двустороннюю магистральсоединены с вторыми входами элементов И восьмой группы, выходами элементов И десятой группы и с первымиинформационными входами-выходамиустройства, выходы второго мультиплексора соединены с первыми входами элементов И десятой группы, выходы блока оперативной памяти соединены с первыми, вторыми и третьимиинформационными входами второго мультиплексора, выходы седьмого и десятого элементов ИЛИ соединены соответственно с входом установки нуляи счетным входом первого счетчика,информационные выходы и выход переполнения которого соединены соответственно с адресными входами блокаоперативной памяти и вторым прямымвходом седьмого элемента ИЛИ, выходчетвертого дешифратора соединен свторыми входами элементов И десятойгруппы, с входом чтения блока оперативной памяти и со счетным входом