Устройство для формирования тестовой последовательности

(56) Электронная про1977 томатического синтеза тестов для контроля работоспособности и диагностики неисправностей цифровых объектов, построенных на основе микропроцессоров. Целью изобретения является повышение быстродействия устройства. Цель достигается введением в устройство генератора импульсов, делителя, триггера, элемента И, формирователя стробирующих импульсов, элемента ИЛИ-НЕ, элемента ИЛИ, элемента НЕ, и блоков памяти, двух групп из п регистров сдвига, группы из п мультиплексоров. Выдача информации на выходную шину начинается с регистров первой группы, а заканчивается выдачей информации с регистров второй группы. 2 ил.37 А. Н. Бучн М мышленность. М Патен(54) УСТ НИЯ ТЕС ТИ (57) Изо ной техни к вычислительстройствам авбретение относитке, в частности ГОСУДАРСТВЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСКОМУ СВИДЕТЕЛЬСТВ ОЙСТВО ДЛЯ ФОРМИРОВАОВОЛ ПОСЛЕДОВАТЕЛЬНОС 1262507 А 1Формула изобретения Изобретение относится к вычислительной технике и, в частности, к устройствам автоматического синтеза тестов для контроля работоспособности и диагностики неисправностей сложных цифровых объектов, построенных на основе микропроцессоров.Целью изобретения является повышение быстродействия устройства.На фиг. 1 представлена структурная схема устройства; на фиг, 2 - временная диаграмма работы устройства.Устройство содержит счетчик 1 адреса, и блоков памяти 21 - 2 д, первую 31 - 3 и вторую 4 - 4 группы регистров сдвига, группу мультиплексоров 5, - 5 , генератор 6 тактовых импульсов, делитель 7, формирователь 8 стробирующих импульсов, элемент НЕ 9, два элемента ИЛИ-НЕ 10, 11, элемент И 12, элемент ИЛИ 13, триггер 14, вход5 задания режима устройства, выходы 16, - 16 и тестовой последовательности, вход 17 задания начальных условий.Устройство работает следующим образом.Сигналы с входа 17 задания начальных условий поступают на входы счетчика 1 адреса и блоков 2 памяти группы.Данные, записываемые в счетчик 1 адреса, стробируются передним фронтом сигнала строб, а данные, записываемые в блоки памяти, стробируются сигналами ЗП/ЧТ и ВК гле 1=1 п. Первый из этих сигналов значением нуля определяет режим записи, второй осуществляет саму процедуру записи в один из выбранных (1 блоков памяти. Генератор 6 тактовых импульсов вырабатывает сигналы с частотой в Лва раза вьппе частоты смены информации на шине выхоЛ- ного слова, так как сдвиг информации в регистрах 3 и 4 сдвига и смена выходной информации осуществляются по переднему фронту синхроимпульсов. Сигналы синхроимпульсов с выхода генератора 6 поступают на вход делителя 7 и на входы элементов ИЛИ-НЕ 1 О и 11, которые формируют сигналы сдвига соответственно первых 4 и вторых 5 регистров сдвига, Сигнал делителя 7 (фиг. 2) стробирует синхросигналы сдвига на элементах ИЛИ-НЕ 10 и 11, причем в первую половину периода сигнала на выходе делителя 7 разрешено формирование синхросигналов на выходе элемента ИЛИНЕ 10, во вторую - на выходе элемента ИЛИ-НЕ 11. Это соответствует попеременной работе первых и вторых регистров 3 и 4 сдвига.Формирователь 8 стробирующих импульсов формирует стробы записи в сдвиговые регистры 3 и 4 (фиг. 2), причем строб записи в регистры 4 сдвига второй группы осуществляется по переднему фронту входного сигнала, а строб записи в регистры 4 сдвига первой группы - по заднему. Таким образом, пишется параллельная информация 5 10 15 20 25 30 35 40 45 50 55 с блоков памяти в тот регистр сдвига, который в данный полпериол сигнала (с выхода делителя 7) не сдвигает. Мультиплексоры 5, - 5 группы управляются инверсным сигналом с выхода делителя 7, тем самым пропуская на выходы 16 сначала информацию регистров сдвига первой группы, а затем с регистров сдвига второй группы.В начальный момент значение сигнала на входе 15 устройства равно нулю, триггер 14 установлен в ноль, запрещая тем самым прохождение обобщенного сигнала с формирователя 8 через элементы ИЛИ 3 и И 12 на счетный вход счетчика адреса. Сигнал с выхода триггера 14 запрегцает также работу регистров 3 и 4 сдвига в режиме сдвига. Г 1 ри поступлении сигнала уровня логической единицы на вход устройства 15 триггер 14 по переднему фронту сигнала, поступающего с выхода делителя 7, устанавливается в высокий уровень, разрешая попеременную работу регистров сдвига и добавление единицы в счетчик 1 адреса после каждой записи: либо в регистры 3, - 3 сдвига, либо в регистры 4 д 4 сдвига. Выдача информации на выход 16 начинается выдачей информации с регистров 3 - 3, а заканчивается выдачей информации с регистров 4 - 4 сдвига, так как триггер 14 тактируется передним фронтом с делителя 7. Устройство для формирования тестовой последовательности, содержащее счетчик адреса, информационный вход которого является входом задания начальных условий устройства, отличающееся тем, что, с целью повышения быстродействия, в устройство ввелены формирователь стробирующих импульсов, делитель, триггер, генератор тактовых импульсов, два элемента ИЛИ-НЕ, элемент ИЛИ, элемент НЕ, элемент И, группа из и блоков памяти, две группы из п регистроз сдвига, группа из п мультиплексоров, причем выход генератора тактовых импульсов соединен с тактовым входом делителя и с первыми входами элементов ИЛИНЕ, выход делителя соединен с входом фор,мирователя стробирующих импульсов, вторым входом первого элемента ИЛИ-НЕ, синхровходом триггера и через элемент НЕ с управляюшими входами мультиплексоров группы и вторым вхолом второго элемента ИЛИ-НЕ, первые и вторые информационные входы мультиплексоров группы соединены соответственно с выхолами регистров сдвига первой и второй групп, входы разрешения сдвига которых соединены соответственно с выходами первого и второго элементов ИЛИ-НЕ, первый и второй вы1262507 ходы формирователя стробируюгцих импульсов соединены соответственно с входами разрешения записи регистров сдвига первой и второй групп и первым и вторым входами элемента ИЛИ, выход которого подключен к первому входу элемента И, второй вход которого объединен с входами запрета записи регистров сдвига первой и второй групп и подключен к прямому выходу триггера, информационный вход которого соединен с входом задания режима устройства,СЮл. 9 7 Х Сдл 74 Гдя 7 ГСоставитель И. Сафронова Техред И. Верес Корректор М. Самборская Тираж 671 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж - 35, Раушская наб., д. 4/5 Филиал ППП Патент, г. Ужгород, ул. Проектная, 4Редактор В. Данко Заказ 5429/47 Сдл 616 п. 7С 1СГСРл. Ю иддУ информационные входы блоков памяти группы соединены с входом задания начальных условий устройства, выходы блоков памяти группы подключены к информационным входам регистров сдвига первой и второй групп, счетный вход счетчика адреса соединен с выходом элемента И, выход счетчика адреса соединен с адресными входами блоков памяти группы, выходы мультиплексоров группы являются выходами тестовой последовательности устройства.