Ячейка памяти для регистра сдвига

.80655 А СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 11 С 19 00 М 5 ИСАНИЕ ИЗОБРЕ ръ ВУ ЕТ К АВТОРСКОМУ оповнии28, опублик. а МДП-прибо 299 (протоЯ РЕГИСТРА ирующий, . уп ранзисторы, зистора,явти, затворОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54)(57) ЯЧЕЙКА ПАМЯТИ ДЛСДВИГА, содержащая коммутвляющий и нагрузочный тток коммутирующего транется входом ячейки памя соединен с первой тактовой шиной, а сток - с затвором управляющего транзистора, о т л и ч а ю щ а я с я тем, что, с целью уменьшения потребляемой мощности ячейки памяти от постоянного источника питания при передаче уровня. логического 0 ф, она содержит шунтирующий транзистор, затвор которого подключен к стоку коммутирующего транзистора, сток - к второй тактовой шине, а исток является первым выходом ячейки памяти, сток ( управляющего транзистора подключен к шине питания, а исток является вторым выходом ячейки памяти, к которому подключен сток нагрузочного транзистора, исток и затвор которого под-Я ключены к общей шине,Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может бытьиспользовано в устройствах триггерного типа, счетчиках, сдвиговых регистрах и т.п.Известна ячейка памяти на МДПтранзисторах, содержащая коммутирующий, ключевой, нагруэочной МДП-транзисторы и пару МДП-транзисторов, образующих парафаэный каскад, Ячейкахарактеризуется малым потреблениеммощности при передаче уровня логического Оф 13.Недостатками ячейки являются большое количество транзисторов, а также то, что при передаче уровня логической 1 ячейка потребляет мощность от источника тактовых импульсов,Наиболее близкой к изобретению 20является ячейка памяти на МДП-.транзисторах, содержащая коммутирующий, управляющий и нагрузочный транзисторы. Исток коммутирующего транзистора подключен к входу ячейки, 25сток - к затвору управляющего транзистора, затвор - к тактовой шине.Исток управляющего транзистора подключен.к общей шине, сток - к выходуячейки, к которому подключен истокнагрузочного транзистора, сток которого подключен к шине питания, а затвор - к тактовой шине 23.Основным недостатком известнойячейки, является то, что сигнал на еевыходе противофазен по отношению квходному сигналу и,следовательно, припоследовательном подключении двух таких ячеек на входе одной из них обязательно будет уровень логической1, т.е, одна из двух ячеек всегда потребляет мощность от источникапитания независимо от кода, записанного в первую ячейку.Цель изобретения - снижение мощности, потребляемой ячейкой от источни ка питания при передаче уровня логического фф 01 ф,Поставленная цель достигается темчто ячейка памяти, содержащая коммутирующий, управляющий и нагрузочныйтранзисторы, исток коммутирующеготранзистора является входом ячейкипамяти, затвор соединен с первой тактовой шиной, а сток - с затвором управляющего транзистора, содержит также шунтирующий транзистор, затворкоторого подключен к стоку коммутирующего транзистора, сток - к второйтактовой шине, а исток является первым выходом ячейки памяти, сток уп"равляющеготранзистора подключен к 60шине питания, а исток является вторым выходом ячейки памяти, к которомуподключен сток нагрузочного транзистора, исток и затвор которого подключены к общей шине. 65 На фиг.1 приведена предлагаемаяячейка; на фиг,2 - диаграммы работы,Ячейка содержит коммутирующий 1,управляющий 2, нагрузочный 3 и шунтирующий 4 МДП-транзисторы, вход 5,второй выход б, первую 7 и вторую 8тактовые шины, шину 9 питания, общуюшину 10, внутренний узел 11 и первыйвыход 12,Ячейка работает следующим образом.Предположим, что на вход 5 ячейки подается уровень логической ф 1 ф,примерно равный напряжению питания.Во время действия первого тактового импульса открывается коммутирующий транзистор 1, через который емкости, подключенные к узлу 11, заряжаются до уровня входного напряжения,При этом управляющий транзистор 2открывается, и на втором выходе бячейки устанавливается положительное напряжение, величина которогониже, чем напряжение в узле 11,примерно, на величину порогового напряжения управляющего транзистора 2.После окончания первого тактового импульса шунтирующий транзистор 4 открыт напряжением в узле 11. Во время действия второго тактового импульса напряжение на первом выходе 12 начинает нарастать. Это напряжение через емкость затвор - исток шунтирующего транзистора 4 прикладывается кузлу 11 и увеличивает его. При этомнапряжение на втором выходе б такжеповышается до напряжения, несколькоменьшего, чем напряжение питания, чтообеспечивает запись уровня логической1 в следующую ячейку.При подаче на вход 5 ячейки уровня логического 0 ф на время действия первого тактового импульса узел 11 заряжается до уровня логического Оф. При этом во время действия второго тактового импульса шунтирующий 4 и управляющий 2 транзисторы закрыты, а сигналы на втором выходе б ячейки и первом выходе 12 соответствуют уровню логического О, равному потенциалу общей шины. Поскольку в таком режиме управляющий транзистор 2 закрыт, ячейка не потребляет мощность от источника питания.Поскольку ячейка не инвертирует входной сигнал, то при последовательном включении любого количества ячеек при передаче уровня логического О мощность от источника питания не потребляется,И качестве базового образца принята ИС 528 ХК 1. Техническое преимущество предлагаемой запоминающей ячейки по сравнению с базовой состоит в уменьшении мощности, потребляемой ИС от постоянного питания и источников тактовых импульсов, в 2-3 раза1125655 Составитель В.Гордоиоваедактор О.Юрковецкая Техред М. Кузьма Корректор А,Тяско аказ 8547/39 Тираж 574 ВВИИПИ Государственного ко по делам изобретений и 113035, Москва, Ж, Расное Пмитета СССРоткрытийущская наб.,Проектная 4 лиал ППП фПатентф, г.ужгород