Отказоустойчивая вычислительная система

и) 80 ш Г 51)5 Н 05 К СОЮЗ СОВЕТСКИХицааащесиикРЕСПУБЛИК 00 С,06 Р 15/16 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОВРЕТЕНИЯМ И отНРЫТИЯПРИ П 1 НТ СССР САН ИЗОБРЕТЕН К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ нныи комдского научединения Э,Е.Добрынский, ин, И.Т,Хряпина Альтшуль 56550, ублик, 198 льствоССС Р 15/16, 1 Я ВЬ)цИСЛИТ ия 3, б ра управлти 4 кони обменаблок упруправлениф-лы, 13 роля процессбуферной пам 5, блок памя ных ключей 7 ном 8 и блок ми 9. 1 зп роллер связиблок входвления обмепрерывания". ил., 3 табл,ЛЬНАЯ бретение относится к вь технике и может быть ис ри построении высоконад поль ежны(57) Ительнойовано и систем управления технологическимипроцессами, С целью повышения на"дежности в отказоустойчивую вычислительную систему, содержащую группуканалов управления 1, каждый из которых включает процессор управления 2,и группу каналов обмена 10, каждыйиз которых включает процессор обмена11, арбитр доступа 12, блок памятиобмена 13 и блок ввода-вывода 17, дополнительно в каждый канал обмена 10введены блок контроля обмена 14, бловходных ключей обмена 15 и группамагистральных коммутаторов 16, а вкаждый канал управления 1 "блок конт19173 татор в арбитр 12 доступа. В последнем принятая инструкция преобразуетсяв информацию, соответствующую форматам системы команд процессора 11 обмена 1-й группы каналов обмена и передается на его информационный вход. Процессор 11 обмена принимает эту информацию и расшифровывает ее. При коде команды "Выдача" принятую информацию от процессора 2 управления он,с помощью блоков 17 вывода преобразовывает в управляющие сигналы, которые поступают на.информационные выходы системы, а с них.на управление внешним объектом, При коде команды "Прием" процессор 11 обмена 1-й группы каналов обмена (1=1,М) по программе осуществляет передачу информации из блока 13 памяти обмена в арбитр 12 доступа для преобразования ее в формат интерфейса, принятого для обмена по информационной системной шине 19 (фиг, 1), Считанная информация из блока памяти обмена представляет собой входную информацию от внешнего объекта, обработанную по соответствующей программе процессором 11 обмена.Входная информация от внешнего объекта поступает в процессор 11 об" мена с информационных входов системы через блок 17 ввода, Информация из арбитра 12 доступа через соответствующий магистральный коммутатор 1 б поступает в -ю информационную системную шину, а с нее в блок 8 управления обменом -й группы каналов управления для последующего преобразования ее в формат, принятый в системе команд контроллера 5 связи, Контроллер 5 связи через блок 4 буфернои памяти передает ее для последующей обработки в процессор 2 управления, Принятая от 1-й группы (1=1,И) каналов обмена информация обрабатывается процессором 2 управления 1-й группы каналов управления и передается через блок 4 буферной памяти и контроллер 5 связи в блок б. памяти обмена для хранения предыстории технологического процессора всех групп блоков ввода, с которыми данный процессор управления -й группы каналов управления работает (см. табл. 1),Таким образом, в каждом блоке Ь памяти обмена -й группы каналов управления будет храниться информация от всех блоков ввода, с которыми в 6018 20настоящий момент раЬотает процессоруправления 1-й группы каналов управления (см, табл, 1), а также номера всех внешних устройств 17, обслуживаемых данным процессором 2 управления (см, табл. 1), и номер "главного процессора управления в отказоустойчивой системе (см. табл, 2)лляобеспечения работоспособности системы при появлении отказов в любом узле цепи 1 (см. примечание к табл,1)необходимо в блоке б памяти обменакаждого канала управления иметь ин 15формацию о предыстории технологического процесса всех внешних устройств,занятых в системе. Процедура обменаинформацией между всеми группамиканалов управления происходит подуправлением "главного" процессора 2управления и через его блок б памятиобмена Из "главного" процессора 2управления х-го канала управления через блок 4 буферной памяти поступаетв рор 5инруц, содержащая адрес процессора 2 управления, с которым "главный" процессоруправления 1"й группы каналов уп. равления будет осуществлять обмен,ЗОдлину передаваемого/принимаемого массива, начальный адрес массива, команду "Прием/выдача" и т,д,Контроллер 5 связи -й группы .каналов управления предварительно выставляет сигнал прерывания, который35 через блок 9 управления прерываниямипоступает на вход 3 -й группы ( Р =1,И) каналов управления а с еговхода на вход блока 9 управления прерываниями -й группы каналов уп 49 равления,.В зависимости от номера приоритета этого сигнала с выхода блока 9управления прерываниями снимается сиг нал прерывания, который поступает навход прерывания контроллера 5 связив 7 В-й группе каналов управления, Онпрерывает рабочую программу контроллера 5 связи и переводит его работу ,О на ветвь подпрограммы "Прием/выдача"информации от/к "главнОго" процессора2 управления. Кроме того, контроллер5 связи д -й группы каналов управлениявыставляет сигнал "Подтверждение прерывания", который поступает черезблок 9 управления прерываниями ф-йгруппы, блок 9 управления прерываниями -й группы каналов управления вконтроллер 5 связи 1-й группы ка21 173налов управления. Затем контроллер 5дсвязи 5-й группы принимает/выставляетданные с/на шины 20 обмена информацию от коллектора 5 связи 1-й группы каналов управления (-я группа содержит "главным" процессор 2 управления Принятая информация в контроллер 5 связи д -й группы записывается/считывается в/из блок памяти 6обмена ф-й группы каналов управления,По окончании обмена с контроллером 5 связи 8-й группы каналов управления "главный" процессор 2 управления д-й группы каналов управления аналогичным образом организуетобмен информацией между блоком 6 памяти обмена своей д-й группы каналовуправления и блоком 6 памяти обмена,а+1-й группы каналов управления 6+1==1,И). Таким образом, "главныи"процессор уйравления 1-й группы каналов управления по своей программебудет последовательно осуществлятьобмен массивами между блоками 6 памяти обмена всех И групп каналов управления, В результате этого обменав каждом блоке 6 памяти обмена каждого канала управления будет храниться информация от всех блоков вво,да-вывода, участвующих в предыстории технологического процесса.Реконфигурация структуры вычислительной системы первого типа.Отличительная особенност,ь структуры системы состоит в том, что сохраняется работоспособность системы,т.е. обслуживание всех внешних.устройств обьекта при отказе ее. составных.частей, Структура системы с резервированием каналов обмена устойчива к отказам технических средствв следующих случаях;1. Неисправность первого видаэто отказ любого технического средства в цепи, состоящей из процессора2 управления, блока 4 буферной памяти, контроллера 5 связи, блока 6. памяти обмена, блока 8 управления обменом в -й группе каналов 1 т 11-И управления, -й информационнойсистемной шине и -го магистральногокоммутатора (=1,И) в 1-й группе(1=1,М) каналов 10-1.10-М обмена,Отказ любого средства в этой цепиприводит кзамене этой цепи в це-.лом,2, Неисправность второго видаэто отказ любого узла в цепи, вклю 601822 51 О15 ЭО 35 45 50 55 чающей в себя процессор 11 обмена,блок 13 памяти обмена арбитр 12 дос 4тупа блок 17 ввода-вывода 1-й (1,М) группы каналов 0-110-М обмена. Отказ любого средства в этойцепи приводит к замене этой цепи вцелом,Реакция системы на отказ первоговида заключается в перераспределении внешних устройств технологического обьекта, которые обслуживалисьпроцессором управления -й группы каналов управления, между оставшимисяисправными каналами управления; аследовательнооставшимися процессорами управления в системе. Реакция системы на отказ второго вида заключается в переключении неисправной группы каналов обмена на резервную в случае дублированного или троированного резервирования каналов обмена.Реконфигурация отказоустойчивой вычислительной системы (фиг, 1) на отказ первого вида. происходит следующим образом, При появлении в системе в (д-й цепи) отказа первого вида блок 3 контроля управления -й группы каналов управления выставляет. 1-й код сигнала неисправности, который пос- . тупает в 1-ю шину 18 кода реконфигурации., С шин 18 кода реконфигурации код реконфигурации через блок 7 входных ключей (фиг. 1) поступает в . контроллер 5 связи всех групп каналов управления. В результате контроллер 5 связи каждого канала управления будет знать, что -я группа каналов управления неисправна, а следовательно, неисправен и процессор управления в этой -й группе, и что его нагрузка по обслуживанию внешних устройств должна быть перераспределена между процессорами управления остальных каналов управления, Перераспределение нагрузки будет происходить под управлением этого кода реконфигурации, который в контроллере 5 связи исправных каналов управления будет сравниваться с кодами, соответствующими табл. 1 (строчки 2 И табл,1), хранящейся в блоках 6 памяти обмена. При сравнении Судет определен код, с которым он совпадает, а следовательно, каждый из процессоров управления оставшихся Игрупп каналов управления будет знать,.с какими дополнительными внешними уст23 17360ройствами он должен работать, Такимобразом, тепроцессоры управления,которые возьмут на себя обслуживаниедополнительных внешних устройств, перейдут на новую ветвь программы работы.Кроме того, контроллер 5 связикаждой из оставшихся Игрупп каналов управления осуществляет сравнениекодареконфигурации, принятого с шин18 реконфигурации, с кодом, соответствующим табл, 2, который также хранится в блоке 6 памяти обмена. В результате сравнения будет определенновый "главный" процессор управления.Смена "главного" процессора управления происходит только в том случае,если неисправности появились в цепи,в которую входил "главный" процессор 202 управления. На фиг.11 представленаупрощенная структурная схема алгоритма определения нового канала управления,Одновременно код реконфигурации сшин 18 кода реконфигурации (фиг, 1)поступает через блок 15 входных ключей обмена при его опросе (на управляющий вход блока входных ключейобмена поступает управляющий сигналот процессора 11 обмена) в процессор11 обмена всех групп каналов обмена,В процессоре 11 обмена аналогичнымобразом код реконфигурации, поступающий с шин 18 реконфигурации, сравнивается с кодами, соответствующими 35табл, 1, хранящейся в блоке 3 обмена. При сравнении будет определенкод таблицы, с которым он совпадает,в результате процессор 11 обменакаждой группы каналов обмена будет фознать, с каким процессором 2 управления (номер группы канала управления) в данное время он должен работать, Причем в тех группах каналов обмена, где не происходит смены 45процессора управления, никаких изменений в выработке управляющих сигналов процессор 11 обмена не вырабатывает,При необходимости смены процессора управления (канала управления) всоответствии с кодом реконфигурации процессор 11 обмена этой группыканалов обмена вырабатывает новыйуправляющий сигнал. Под управлением 55этого сигнала соответствующий магистральныйкоммутатор 16 подключитсяк 1"й (1=1,М"1) информационной сис 18 24темной шине, через которую данныйканал обмена будет связан с новой1-й группой каналов управления (новым1-м процессором управления), Старыйуправляющий сигнал от процессора 11обмена при этом снимается,На фиг,12 представлена упрощеннаяструктурная схема алгоритма каналаобмена при реконфигурации системыпервого типа. В результате реконфигурации получится новая структуравычислительной системы, выполняющейте же функции управления технологическим обьектом, правда, с ухудшенными характеристиками по производительности и загрузке вычислитель"ных средств, так как часть процессоров 2 управления будет работать ужене в оптимальном режиме (будет обслуживать свои и частЬ "чужих" внешних устройств),Первый тип структуры позволяетосуществлять реконфигурацию системыпри появлении неисправности первоговида в Ицепях (остается одна ис"правная цепь), В этом случае одинпроцессор управления будет обслуживать все внешние устройства. Второй вид отказа, При появлении второго вида отказа - отказ в канале обмена .в резервированном (дублированном, троированном) режиме, блок 14 контроля обмена в канале обмена обнаруживает неисправность и вырабатывает сигнал неисправности, ко;торый поступает на вторые управляющие входы магистральных коммутаторов 16 )-й группы каналов 1 О"11 О-М обмена, Под управлением этого сигнала 1-я группа магистральных коммутаторов 16 неисправного 1-го канала 10-110-М обмена (1=1,И) отключается от всех информационных системных шин 19, Процессор 2 управления, обслуживающий этот канал обмена, при отсутствии от него информации перестает к нему обращаться, В случае нагруженного (горячего) резерва он переключает свое обслуживание на резервный канал обмена, В случае варианта дублирования илитроирования каналов обмена процессор 2 управления каналов управления обращается только к исправным кана-, лам обмена, неисправные каналыобмена из обращения исключаются,Второй тип структуры.3601826диться в горячем (нагруженном) резерве, В результате того, что в бло.ке 6 памяти обмена работающего канала управления сразу имеется информация от всех внешних устройств,алгоритм обмена по пересылке массивов информации, характеризующихпредысторию технологического процес 10 са, между каналами управления во втором типе структуры проще, Обмен информацией между рабочим процессоромуправления и остальными, которые находятся в горячем резерве, осуществляется по цепям, аналогичным структуре первого типа, при обмене участвуют аналогичные техническиесредства, При. этом контроллер 5связи в рабочем .канале управления2 р переписывает массив предыстории иасвоего блока 6 памяти обмена последовательно в блоки 6 памяти обменавсех остальных групп каналов управления, находящихся в резерве (фиг,1),25 Понятие главный процессор управпения в данной структуре системывторого типа отсутствует, так каквсегда в системе в рабочем состояниинаходится только один процессор управления. Резервирование каналов обмена в системе второго типа ничемне отличается от способов резервирования, представленных при описанииструктуры первого типа. Аналогичнымобразом, как и в структуре первого35 типа, рассматриваются неисправностиотдельных узлов: Табл, 3 по форме и значению граф аналогична табл.1, но отличие состоит в том, что в каждый момент одному коду реконфигурации,соответствует только один процессоруправления 1-й (=1,Й) группы каналов управления (его номер отражен в остальных графах табл,3), который обслуживает все внешние устройстваВ исходном состоянии (код реконфигура- ции 11111) процессор 2 управ- пения, который будет обслуживать все внешние устройства, будет процессор управления первой группы каналов 1-11-И управления, т.е, все группы каналов 10-1 10-М управления через свои магистральные коммутато-. ры будут подключены к первой информационной системной шине, Обмен между процессором 2 управления первой группы каналов управления и про- цессорами 11 обмена всех групп каналов 10-1.10-М обмена (фиг,1) будет проходить аналогично тому, как это осуществляется в структуре пер,вого типа, только в этом случае процессоруправления будет обслуживать все внешние устройства. В результате обмена в блоке 6 памяти обмена первой группы каналов 1-1 управления будет находиться информация о предысториитехнологического процесса от всех внешних устройств. Остальные Мканалы управления будут нахо 17Отказоустойчивая вычислительнаясистема второго типа представляетсобой частный случай структуры первого типа и предназначена для управления технологическими объектами, алгоритм управления которыхне поддается разбиению на отдельныечасти. сОтличительная особенность второго типа структуры заключается в том,что как в исходной конфигурации системы, так и при ее реконфигурации врабочем состоянии находится толькоодин процессор 2 управления (работает один канал управления), которыйобслуживает все внешние устройства,а остальные И-. 1 каналы управлениянаходятся в режиме горячего (нагруженного) резерва,Исходная реконфигурация системывторого типа и дальнейшая ее реконфигурация определяется табл, 3,(фиг.1) - это отказ любого техни-40 ческого средства в цепи, состоящейиз процессора 2 управления, блока 4буферной памяти, контроллера 5 связи, блока 6 памяти обмена, блока Яуправления обменом в 1-й группе кана 45 лов 1-11-0 управления, -й ин"формационной системной шине, осуществляющей связь ь"й группы каналов управления с М магистральнымикоммутаторами и -го магистрального50 коммутатора в 1-й группе (1-1,М) каналов 10"1 10-М обмена, Отказ лю"бого средства в этой цепи приводитк замене этой, цепи в целом,неисправность второго вида " это55 отказ любого узла в цепи, включающейв себя процессор 11 обмена, блок 13памяти обмена, арбитР 12 дбстпа,блок 17 ввода-вывода 1-й (1=1,М)27 15 1736 О 1Отказ любого средства в этой цепиприводит к замене этой цепи в целом,Реконфигурация структуры вычислительной системы второго типа,Реакция системы на отказ перво.го вида заключается в переключениинеисправного 1-го канала управления .на запасной, находящийся в горячем(нагруженном) резерве.При появлении в системе неисправности первого вида (Фиг, 1) блок3 контроля управления рабочего ка.нала управления -й группы выставляет сигнал неисправности, которыйпоступает в -ю шину кода реконфигурации. С шин 18 кода реконфигурации код реконфигурации черезблок 7 входных ключей (фиг, 1) поступает в контроллер 5 связи каждойгруппы каналов управления, В контроллере 5 связи этот код будет сравниваться с кодами, соответствующимитабл. 3, хранящейся в блоке 6 памятиобмена, При сравнении будет определенкод таблицы, с которым он совпадает,а следовательно, процессоры 2 управления каналов управления, находящиеся в резерве, и определяется в соответствии с табл, 3, кто из нихбудет в настоящее время рабочим, Кроме того, через блок 15 входных ключей обмена каналов обмена код реконфигурации с шин 18 кода реконфигурации поступает в процессор 11 обмена, 35где происходит его сравнение с таблицным кодом, соответствующим табл.3,хранящейся в блоке 13 памяти обмена,При сравнении будет определен кодтаблицы, с которым он совпадает, в 40результате процессор 11 обмена каждого канала обмена будет знать, какой процессор управления (канал управления) из резервных будет в настоящее время рабочим, 45При этом каждые процессоры 11 обмена вырабатывают новый управляющийсигнал, под управлением которогосоответствующие магистральные коммутаторы 1 б в каждом канале обмена подключатся к той информационной системной шине 19, с помощью которойбудет осуществляться связь с новымканалом управления (процессором управления), Старые управляюище сигналы от процессоров 11 обмена, которые поступали на первые входы магистральных коммутаторов до появления 28сигнала неисправности, при этом сни- маются. На фиг.13 представлена упрощенная структурная схема алгоритма канала управления при реконфигурации системы второго типа. При появлении неисправности второго вида (отказ канала обмена) реконфигурация структуры системы (переключение с неисправного канала обмена в резервируемом варианте на исправынй) происходит аналогично структуре первого типа и рассмотрена при описании реконфигурации системы первого типа при втором виде отказа. Формула изобретения1, Отказоустойчивая вычислительная система, содержащая группу каналов управления, каждый из которых. включает процессор управления, и группу каналов обмена, каждый из ко,торых содержит процессор обмена, арбитр доступа и блок памяти обмена, информационные входы-выходы которых соединены между собой, а также блок ввода-вывода, информационный вход- выход которого подключен к выходу- входу обмена процессора обмена, а информационный вход и. информационный выход блока ввода-вывода являются Одноименными ВхОдом и Выходом системы, информационный. вход-выход каждого канала управления группы подключен к соответствующим информационным выходам-входам всех каналов обмена группы, о т л и ц а ю щ а яс я тем, цто, с целью повышения надежности системы, в каждый канал обмена группы введень 1 блок контроля обмена, блок входных ключей обмена и группа магистральных коммутаторов, входы строба которьх подключены к выходу блока контроля обмена, а первые информационные входы-выходы являются соответствующими информационными входами-выходами канала обмена группы, вторые информационные входы- выходы магистральных коммутаторов группы подключены к информационному входу-выходу группы арбитра доступа, управляющие входы магистральных коммутаторов группы, арбитра доступа и блока памяти обмена подключены к соответствующим управляющим выходам процессора обмена, выход опроса которого соединен с. управляющим входом блока входных ключей обмена, информационный вход которого являетсяТаблица 1 Иго процессора управления (д=1,В), работающего с 1-миЦ=1,И) внешними устройствами (ВУ) Код реконфигурации системы 1 ВУВУВУВУ ВУ(К" 1) ВУ-К ВУ-ш 11111 01111 2. 3 1+1 . Б 1+1М 1+1М 3+1И 1+1Ие1е 1 21 3 10111 110111 001110101110011 3, 1ф1в 1 1+1 1+1И 17360 входом реконфигурации канала обмена группы, а выход подключен к входу информационного входа-выхода процессора обмена, выход контроля которогс соединен с информационным входом блока контроля обмена, а в каждый канал управления группы введены блок контроля процессора управления, блок буферной памяти, контроллер связи, блок памяти обмена, блок входных ключей, блок управления обменом и блок управления прерываниями, причем в каждом канале управления группы информационный вход-выход блока уп 15 равления обмена являются одноименны,ми выходами-входами канала, вход-выход обмена контроллера связи одного канала управления группы соединен с выходом"входами обмена контроллеров. 2 О связи других каналов управления группы, а информационный вход-выход блока управления прерываниями каждого канала управления группы соединен с информационными выходами-входами блоков управления прерывания других каналов управления группы, выходы блоков,контроля процессоров управления всех каналов управления группы подключены к соответствующим разрядам ин- З формационных входов блока входных ключей всех каналов управления груп- пы и входов реконфигурации всех каналов обмена группы, а в каждом канале управленйя группы информационный вход"выходы и соответствующие вы ходы управления контроллера связи соединены с информационными выходами-входами и входами управления бло 1 о30ка памяти обмена, блока входных клю-,чей блока буферной памяти и блокауправления обмена, выход готовности.которого соединен с одноименным входом контроллера связи, вход-выходпрерывания которого соединен с одноименным выходом-входом блока управления прерываниями, а информационный выход - к входу эталона блокаконтроля, вход контроля которого сое-.динен с информационным выходом процессора управления, вход-выход данных и выход управления которого соединены с одноименным выходом-входоми входом управления блока буфернойпамяти.2, Система по п,1, о т л и ч а ющ а я с я тем, что блок управленияпрерываниями содержит входной регистр, узел формирования сигналовпрерывания, группы входных и выходных формирователей сигналов, причем информационные входы входных формирователей сигналов группы и информационные выходы выходных формирователей сигналов группы образуют инфор"мационный вход-выход блока, информационный вход входного регистра иуправляющий выход узла Формированиясигналов прерывания образуют входвыход прерывания блока, выход входного регистра подключен к информационным входам выходных формирователей сигналов группы, а выходы входных формирователей сигналов группыподключены к соответствующим .входамзадания режима, узла формирования сигналов прерывания,31 1736018 Продолжение табл. 1ее еУ 1-го процессора управления (=1,М), работающего с 1-ми (Д=1,М) внешними устройствами (ВУ) Код реконфигурации системые еВУе 1 ВУВУВУ-,4 а Г 000111 1+1 1+1ф И"0" в 1-м разряде. (1=1,) кода реконфигурации соответствует неисправности любого узла в следующей цепи: 1-йпроцессор управления, -й блок буферной памяти, 1-йконтроллер связи, д-й блок управления обменом в -м канале управления, 1 ея информационная системная шина(=1,И) и 1-й магистральный коммутатор связи в 1-группе(=Г,Й) канала обмена. Неисправность этой цепи рассматривается как неисправность процессора управления в1-м канале управления,еП р и м е ч а н и е. "1" в 1 ем разряде ствует исправному 1 процессор 1 и 1 111/.ее еВУ(1(-1) ВУ-КВУкода реконфигурации системы соответпроцессору управления в системе.роцессор.И-й процессор11736018 Таблица 2 Ю "главного" процес" сора управления (кто управляет обменом между группами ка налов управления) Кор реконфигурациисистемы 1111101111 1-й 2 "й 1-й 1-й 10111 11011 3-й 00111 2-й 1-й 01011 10011 1-й 00011 И-й 00001 Таблица 3 Г-го процессора управления (х=1,И), работающего с И внешними устройствами ВУ) Код реконфигурации. системы 1 ,.2 2 01111 31е.31 3 00111 000.11 0000 Н еВУВУВУВУ ВУ КВУ К ВУ10 15 2 О 25 ЗО Изобретение относится к вычислительной технике и может быть использовано для построения автоматиэированньх отказоустойчивых систем управления технологическими процессами,Известна мультипроцессорная вычис лительная система, состоящая из процессорных модулей, подключенных кдвум шинам межпроцессорного обмена,каждая из которых управляется контроллером шин, Для увеличения производительности системы каждый процессорный модуль, содержащий центральный процессор, память и канал вводавывода, управляет вторым микропроцес"сорным средством - двупортовым контроллером ввода-вывода, который предназначен для управления периферийными устройствами. Двупортовый контроллер подключается через свои порты иканалы ввода-вывода одновременно кдвум процессорным модулям, Эта мультипроцессорная система устойчива котказам всех составных своих частей,Недостаток этой системы состоитв том, что в ее составе существует общая резервированная часть, подуправлением которой осуществляетсямежпроцессорный обмен. Это приводит к увеличению оборудования системы и усложнению алгоритма межпроцессорного обмена,Наиболее близким техническим решением является многопроцессорная система обработки данных, содержащая 1 процесорных модулей, два устройства. управления шинами межпроцессорно" го обмена, блоки общей памяти, устройства управления вводом-выводом, причем каждый процессорный модуль содержит процессор, блок памяти, арбитр доступа к шинам и устройство управления прямым доступом в память, Архитектура известной многопроцессорной системы позволяет повысить производительность процессорной системы обработки данных при работе в широком диапазоне объемов обрабатываемьх данных. Недостатком известной системы является то, что в архитектуре системы . отсутствуют технические средства, позволяющие определять неисправности в работе ее отдельных узлов и при ихобнаружении. осуществлять реконфигурацию системы с целью перехода на резервный режим работы. Это приводит к снижению надежностных показателейсистемь,Целью изобретения является повышение надежности системы.Указанная цель достигается тем,что в отказоустойчивой вычислительной системе, содержащей группу каналов управления, каждый из которыхвключает процессор управления, и группу каналов обмена, каждый из которых содержит процессор обмена, арбитр доступа и блок памяти обмена,информационные входы-выходы которыхсоединены между собой,. а также блокввода-.вывода, информационный вход-выход которого подключен к выходу-входуобмена процессора обмена, а информационный вход и информационный выходблока ввода-вывода являются одноименными входам и выходом системы,информационный вход-выход каждогоканала управления группы подключенк соответствующим информационнымвыходам-входам всех каналов обменагруппы, дополнительно в каждый канал обмена группы введены блок контроля обмена, блок входных ключей обменаи группа магистральных коммутаторов,входы строба которых подключены квыходу блока контроля обмена, апервые информационные входы"выходьявляются соответствующими информационными входами-выходами канала обмена группы, вторые информационныевходы-выходы магистральных коммутаторов группы подключены к информационному входу-выходу группы арбитрадоступа, управляющие входы магист"ральных коммутаторов группь, арбитра доступа и блока памяти обменаподключены к соответствующим управляющим выходам процессора обмена,выход опроса которого соединен суправляющим входом блока входныхключей обмена, информационный входкоторого является входом реконфигурации канала обмена группы, а выходподключен к входу информационноговхода-выхода процессора обмена, вы-ход контроля которого соединен синформационным входом блока контроля обмена, а в каждый канал управления группы введены блок контроля процессора управления, блок бу"Ферной памяти, контроллер связи, блокпамяти обмена, блок входных ключей,блок управления обменом и блок управления прерываниями, причем в каждом канале управления группы инфор 1736018БУЕВ Ц,РВ ТОВЗаказ 1825 ТирВНИИПИ Государственного113035,омитета п осква, ЖПодписноеизобретениям и открытиям при ГКНТ СССР Раушская наб., д. 455 173601мационный вход-выход блока управле"ния обмена являются одноименными выходом-входом канала, вход-выход обмена контроллера связи одного канала управления группы соединен свыходом-входами обмена контроллеровсвязи других каналов управления группы, а информационный вход-выход бло-ка управления прерываниями каждогоканала управления группы соединенс информационными выходами-входамиблоков управления прерывания другихканалов управления группы, выходыблоков контроля процессоров управления всех каналов управления группы15.подключены к соответствующим разрядам информационных входов блока входных ключей всех каналов управлениягруппы. и входов реконфигурации всехканалов обмена группы, а в каждом канале управления группы информационный вход-выходы и соответствующиевыходы управленйя контроллера связисоединены с информационными выходамивходами и входами управления блокапамяти обмена, блока входных ключей, . блока буферной памяти и блока упРавления обмена, выход готовности которого соединен с одноименным входом контроллера связи, вход-выход прерывания которого соединен с одноименным выходом"входом блока управления прерываниями, а информационный выход - к входу эталона блокаконтРОляр ВХОД контРолЯ котОРОГО 35 соединен с информационным выходом процессора управления, вход-выход данных и выход управления которого соединен с одноименным выходом-входом и .входом управления блока буфер- . 40 ной памяти,30 50 Блок управления прерываниями содержит входной регистр, узел формирования сигналов прерывания, группывходных и выходных формирователейсигналов, причем информационные входы входных формирователей сигналовгруппы и информационные выходы выходных формирователей сигналов груп пы образуют информационный вход-выход блока, информационный вход входного регистра и управляющий выход уз"ла формирования сигналов прерыванияобразуют вход-выход прерывания блока, выход входного регистра подклю. чен к информационным входам выходных формирователей сигналов группы, а выходы входных формирователей сиг 6налов группы подключены к соответствующим входам задания режима узлаФормирования сигналов прерывания.На фиг,1 представлена блок-схема.предлагаемой. системы, на Фиг.2 - схема, поясняющая органиэацию резервирования комплекса средств связи свнешним объектом, на фиг,3 - функциональная схема блока управления прерываниями, на фиг.4 - функциональная схема блока буферной памяти, нафиг.5 - функциональная схема блокаконтроля процессора управления иблока контроля обмена, на фиг,6 -функциональная. схема блока управления обменом для канала управления исхема арбитра доступа для канала обмена; на фиг,7 - схема входных ключей, входных ключей обмена и магистральных коммутаторов, на фиг,сФункциональная схема коммутатора дискретных сигналов на фиг,9 - Функциональная схема аналого-цифрового преобразователя, на фиг.10 - Функциональная схема распределителя дискретных сигналов; на фиг,11 - упрощенная структурная схема алгоритма определения нового канала управ-"ления при структуре системы первоготипа, на фиг. 12 - упрощенная структурная схема алгоритма канала обменапри реконфигурации системы структурыпервого типа, на фиг,13 - упрощеннаяструктурная схема алгоритма каналауправления при реконфигурации систе"мы структуры второго типа,Отказоустойчивая вычислительная.система (фиг,1) содержит группу каналов 1-11-И управления, каждый из которых включает процессор2 управления, блок 3 контроляпроцессора управления, блок 4 буферной памяти, контроллер 5 связи, блок 6 памяти обмена, блок7 входных ключей, блок 8 управленияобменом, блок 9 управления прерываниями, и группу каналов. 10-110-Мобмена, каждый из которых содержитпроцессор 11 обмена, арбитр 12 доступа, блок 13 памяти обмена, блок14 контроля обмена, блок 15 входныхключей, группу магистрагьных коммутаторов 16 и блок 17 ввора-вывода,а также шины 18 кода реконфигурации,информационные системные шинь 1 19.и15 7 17360налов прерывания, группу выходныхформирователей 23 т23-К сигналов, группу входных формирователей24-124"К сигналов,Блок буферной памяти (фиг, 4)включает в себя схему синхронизации, состоящую из двух одинаковыхчастей. Каждая часть содержит схемусинхронизации, состоящую из двух одинаковых частей, каждая часть включает10в себя дешифратор 25 адреса (во второй части 26), схемы И 27 33, 34(во второй части 28, 35, 36), триггер 30 (во второй части 31), шинныйформирователь 29 (во второй части32), а также блок буферной памятивключает в себя два регистра 37 и 38адреса, выходы которых объединены посхеме ИЛИ (МпНТАБНОЕ ИЛИ) схемуИЛИ 39, блок 40 памяти и два шинныхФормирователя 41 и 42,Блок контроля процессора управления и блок контроля обмена (фиг.5)включает в себя, входные клюци 43 и44, схему 45 свертки кода по четности, схему ИЛИ 46, схему И 47, триг-.гер 48 неисправности,Блок управления обменом в каналеуправления и схема арбитра доступа ЗОв канале обмена (Фиг. 6) включаетв себя два независимых канала: А 54и В 53, В состав каждого каналавходят: буФерные каскады 49 шиныВО-Э 7, логика 50 управления, логика51 управления прерываниями, регистр52 чтения, буФерный регистр 55, схема56 управления процедурами приема передачи,. сдвиговый регистр 57 приемника, СКС-контроллер 58, синхрони Озатор 59 кадров, селектор-приемник60, регистр 61 записи, передающийбуфер 62, последовательный сдвиговый регистр 63, схема 64 логикивставления нулей, СКС-генератор 65,передатцик 66,Схема входных ключей, входныхключей обмена и магистральных коммутаторов (фиг, 7) включает в себямагистральный приемник 67, состоящий из схемы ИЛИ 69 и цетырех входных согласующих элементов 68-168-4, и магистральный передатчик 70, состоящий из схемы ИЛИ 72и цетырех выходных согласующих элементов 71-171-4.Схема коммутатора дискретных сигналов (фиг. 8) включает в себя оптоэлектронную развязку 73-173-п,18 8порты Р 1.0-Р 1,п и РЗ.О-Р 3.в вводаоднокристальной микроЭВМ 74.Аналого-циФровой преобразователь. 76 аналоговых сигналов, аналого-цифровой преобразователь 77.Распределитель дискретных сигналов (фиг. 10) включает в себя .портР 1,0-Р 1,п однокристальной микроЭВМ78, выходные усилители - транзисторные ключи 79-1 - 79-п, выходныереле 80-180-п, контакты выходных реле КР- КР-п,Канал 1-11-И управлениявключает в свой состав два процессорных средства - процессор 2 управления и контроллер 5 связи (фиг,1),Процессор 2 управления представляетсобой центральный блок системы, подуправлением которого осуществляетсярешение системных задач. Он по своейпрограмме выдает через контроллерсвязи в каналы обмена инструкции,необходимые для управления. блокамиввода-вывода и связи с внешним объектом, а также вырабатывает инструкции для обмена между остальными каналами управления системы. Реализацияего может быть выполнена на микросхемах типа К 1810 ВМ 86, Контроллер 5связи непосредственно осуществляетобмен по системным информационнымшинам 19 с каналами 10-110-М обмена и шинам 20 обмена с остальнымиканалами управления системы,Процессор 11 обмена групп каналов10-110-М обмена осуществляет.выполнение инструкций, полуценных от каналов управления, поуправлению блоками ввода-вывода, а также первичную обработку информации, полученной от внешних объектов.1Блок 3 контроля процессора управления и блок 14 контроля обмена(Фиг.1) предназначены для контроляпроцессора управления и контроляобмена и выработки сигнала неисправности, На фиг.5 представлена функциональная схема одного из .вариантов блока контроля, представляющегособой совокупность средств, реализующих аппаратно"программные методы контроля. Через входные ключи 43 и 44входной код с контрольным кодом поступает на схему 45 свертки, где осу, вырабатывается контрольный. код вход"ного кода и происходит сравнение вы"работанного контрольного кода с входным контрольным кодом, Сигнал не" "сравнения поступает на .первый. входсхемы ИЛИ 46, Кроме того, на входысхемы ИЛИ 46 .поступают сигналы неисправности от процессора 2 управления1и контроллера 5 связи (или процес"(фиг, 1) охвачены аппаратно-программным контролем, при котором сигнал не.исправности вырабатывается в следуюцих случаях:при отсутствии расположенной в рабочей программе сбрасывающей командыв течение заданного времени, отсчитываемого. соответствующим узлом (сторожевым таймером) процессора,при контроле по реперным точкам рабочей программы, проверяющим в каждомцикле выход программы на заданныйранг, возврат к прерванному рангу,при тестовом контроле.Сигнал неисправности с выхода схемы ИЛИ 46 через схему И 47 при наличиистробирующего сигнала поступает навход триггера 48 и там запоминается 30блок 4 буферной памяти (Фиг, 1 и4) представляет собой двупортовую память, через которую осуществляется обмен массивами информации между процессором 2 управления и контроллером 5связи (фиг. 1), Блок 4 выполняет рольпсевдосинхронизатора работы обменамежду блоками 4 и 5, Обращение к дву"портовой памяти 4 как со сторонь 1 блока 2, так и со стороны блока 5 осу-, 40ществляется по очереди, Для исклю-чения одновременного обращения к бло.ку 4 от блоков 2 и 5 существует логи-ческая схема синхронизации, определяющая обращение к блоку 4 при одновременном запросе от блоков 2 и 5,Перед тем, как осуществляется запись/чтение в,двупортовую память от процессора 2 управления или контроллера 5 связи,на логическую схему син- . 59хронизации поступают сигналы "Запрос,",при этом обслуживаться будет тот, который раньше проходит, Так, при приходе первым сигнала "Запрос" от блока2 на вход схемы И 27, выходной сигнал которой устанавливает триггер 30в "1", Выход с единичного плеча триггера 30 является разрешающим сигналом 18 10для процессора 2 управления при обращении к двупортовому блоку 4 памяти.Он разрешает прохождение сигналов управления через схемы И 33 и 34, Инверсный выход - выход с нулевого плеча триггера 30 запрещает прохождениесигнала "Запрос" от контроллера 5связи, а следовательно, запрещает обмен между блоками 5 и 4 (фиг1),Процессор 2 управления опрашисает.выход единичного плеча триггера 30через шинный Формирователь 29 и .определяет для себя разрешение на обменс двупортовой памятью 4, Для этогоопроса на выходе дешифратора 25 фор"мируется сигнал управления, поступавший на управляющий вход шинного Формирователя 29 После этого блок 2 начинает, обмен, На вход регистра 37адреса поступает адрес ячейки памяти от блока 2, а с его выхода на адресные входы блока 40 памяти, Команда "Запись/чтение",поступает от блока 2 через схему И 34 и схему ИЛИ 39на вход "Запись/чтение" блока 40 памяти и на управляющий вход двунаправленных шинных формирователей 41. Врежиме "Запись" шинные формирователипропускают информацию от блока,2 вблок 40 памяти,а в режиме "Чтение" -от блока 40 памяти к блоку 2 (Фиг.1).После окончания обмена от блока. 2поступает сигнал "Сброс", которыйустанавливает триггер 30 в исходноенулевое состояние. В результате будет разрешен обмен между блоком 5 иблоком 4 буферной памяти. Организация обмена между ними осуществляет- .ся аналогичным образом,Блок 6 памяти обмена (фиг,1) предназначен для хранения оперативной информации, поступающей от всех группканалов обмена, отражающей предысторию технологического процесса а также хранит табличную информацию.(табл, 1-3), которая участвует вреконфигурации системы, Блок 13 памяти обмена (Фиг, 1) предназначен.для хранения оперативной информацииблоков ввода-вывода и также табличной информации (табл, 1 и 3),Блок 9 управления прерываниями(фиг. 1 и 3). формирует сигналы "Запрос на прерывание", который поступает в блок управления прерываниямидругих групп каналов управления, атакже принимает сигналы "Запрос напрерываниеи от других групп каналов17 управления и обслуживает эти запросы в зависимости от их приоритетов исполнения. Сигнал "Запрос на прерывание", который должен поступить в другие группы каналов управления,поступает на вход входного регистра21, а с его выхода - на вход группывыходных формирователей 23-23-К.,сигналов, с выхода которых - на информационнь 1 й выход блока, Прием сигналов "Запрос на прерывание" в блокуправления прерываниями осуществляется с информационного входа блокана вход группы входных Формирователек 24-124-К сигналов, а с ихвыхода в узел 22 Формирования сигналов прерывания, В зависимости отприоритета, закрепленного за этим внешним запросом, узел формирует сигнал прерывания, поступающий в микропроцессорное средство (контроллер 5 связи).Блок 8 управления обменом и схема арбитра 12 доступа (Фиг, 1. и б) предназначены для преобразования информации, представленной параллельным кодом и получаемой от контроллера 5 связи и процессора 11 обмена,в последовательный код, а также формирование протокола обмена, принятого для информационных системных шин,и наоборот, прием последовательногокода с информационных системных шини преобразование его в параллельныйкод для последующей выдачи его вконтроллер 5 связи и процессор 11обмена. Техническая реализация блоков 8 и 12 может быть выполнен наоснове микросхемы КМ 18 ЯВГ 01 (возможны и другие варианты),Блок с управления обменом и арбитр 12 доступа представляют собоймногофункциональный программируемый контроллер, Обмен (режим "Запись/чтение") блока 8 (12) с блоком 5 (11)происходит по информационнь 1 м шинам10-07 через буферные каскады 49(фиг,б), при этом команда "Рапись/чтение" поступает на схему логики50 управления, Программированиеблоков 8 и 12 на определенный режимработы (прием или выдача последовательного кода в канал связи, выдача словосостояния и т,д.) осуществляетсяконтроллером 5 связи и процессором11 обмена в режиме "Запись", В этомслучае в регистр 61 записи записы"вается командная информация, предназ 36018 2наченная для настройки блока .на исходный режим работы (прием/передачиинформации).В режиме "Выдача информации в канал .связи" по информационным шинамРОв буферные каскады 49 поступает информация, а на вход логики50 управления команда "Запись. Вблоке управления эта информация записывается в регистр передающего буфера 62 и под управлением информации регистра б записи сдвигается впоследовательном сдвиговом регистре63, С выхода сдвигового регистра последовательная информация поступаетв схему 64 логики вставления. нулей,которая вставляет в передаваемые данные нуль-бит после пяти следующих.2 р друг за другом двоичных единиц. Передаваемые данные поступают такжена вход СКС-генератора 65, где происходит подсцет контрольной последовательности, которая подставляетсяв конце передаваемых данных. Передаваемые данные поступают на вход передатчика бб, а с его выхода на линию т 0 (фиг,б), т,е. на информационные системные шины,Прием информации с информационныхсистемных шин и выдачи ее в контроллер 5 связи и процессор 11 обменапроисходят следующим образом, Информация в последовательном коде ссистемных шин поступает на вход се 35 лектора-приемника 60, а с выхода егов сдвиговый регистр 57 приемника.При прохождении прийимаемых данныхчерезселектор логика стирания нуля убирает из принимаемых данных40 нуль-бит, следующий за пятью последовательными.двоичными единицами, Изсдвигового регистра приемника принимаемые данные поступают в буферный.регистр Р 1 РО 55 СКС-контроллер 584 подсцитывает контрольную последовательность принимаемых данных. Подсчитанное знацение сравнивается сСКС-байтами, находящимися в концепринимаемого кадра, и выдается сиг 50 нал ошибки, если сравнение не произошло, в схему 56 управления процедурами приема/передачи, котораясинхронизируется синхронизатором 59кадров. После окончания приема в ре 55 гистр 52 чтения записывается текущее состояние канала, ошибки приприеме информации и сигнал завершения обмена, а кроме того, логика1736018 50 55 51 управления прерыванием вырабатывает сигнал "Прерывание", Вводпреобразованной информации в блоки 5и 11 можно осуществлять в режиме прерывания или по сигналу "Готовность"в зависимости от режима, на который запрограммирован блок управления обменом. В режиме прерываниясигнал "Прерывание" с выхода логики 51 управления прерыванием (фиг.6)поступает на вход контроллера.5связи (фиг. 1), где.переводит рабо-..чую программу на подпрограмму при"ема, по которой происходит в режиме"Чтение" прием информации от блока8 в блок 5, Р режиме считывания посигналу "Готовность" сигнал "Прерывание" в этом случае не используется, В этом случае процессор, 11 обмена по программе периодически опрашивает в режиме "Чтение" регистрчтения арбитра 12 доступа, определяет признак того, что принятая информация с информационных системныхшин блоком уже преобразована в параллельный код, и осуществляет прием преобразованной информации,Коммутатор дискретных сигналов(КДС) представлен на фиг.8 (одиниз вариантов). От дискретных датчи-ков информация поступает на входыоптопар 73.-173-п, по программеоднокристальная микроЭВМ 74. последовательно подключает группу выходовоптопар к порту Р 1.0-Р 1,п и записы/вает в него информацию.Аналого-цифровой преббразователь(АЦП) осуществляет преобразованиеаналоговых сигналов в циФровой код(фиг,.9). Аналоговые сигналы поступают на вход коммутатора 76 аналого-.вых сигналов. Однокристальная микроЭВМ 75 осуществляет выработку управляющих сигналов, подключающих аналоговые каналы, а также формирование сигнала "апуск", который поступает на запуск АЦП 77, Выходнойкод с последнего поступает в портРОО-РО.п однокристальной микроЭВМ,Распределитель дискретных сигналов(РРС) предназначен для выработки управляющих воздействий для исполнительных механизмов, Информация,запомненная в порте Р 1;О-Р 1.п однокристальной микроЭВМ 78, поступаетна вход выходных усилителей 79 и 80,а с их выходов Кр 1-Крп - на органы исполнительных механизмов,14Отказоустойчивая система работает следующим образом,Предлагаемая универсальная структура отказоустойчивой вычислительнойсистемы (фиг. 1) может работать вдвух режимах (первый и второй типсистемы) в зависимости от решаемыхзадач автоматизации технологическихобъектов управления, Отличие первогоот второго типа этой универсальнсйвычислительной системы состоит втом, что в исходном состоянии, а вдальнейшем и в режиме ее реконфигурации по-разному осуществляютсясвязи между магистральными коммутаторами 16 групп каналов От 1,10-Мобмена и группами каналов 1-11-Буправления. Рассмотрим первый и второй тип этой универсальной структуры отказоустойчивой вычислительнойсистемы.Первый тип системы,Отказоустойчивая система первого типа предназначенадля управления технологическими объектами, алгоритм управления которых техническивозможно разбить на отдельные законченные части, В этом случае вычислительная система обеспечивает максимальную загрузку вычислительныхсредств и позволяет получить максимальную производительность и наилучший способ обслуживания всех внешнихустройств обслуживаемого объекта.35 Исходная конфигурация системыпервого типа такова, что все внешниеустройства управляемого технологического объекта, исходя из выполняемой задачи управления, обслуживаются соответствующими группами каналов управления, количество которых Б.Исходная конфигурация системы первого типа осуществляется автоматически согласно табл,1, которая хранится в блоках памяти обмена всех .групп каналов управления и каналов обмена. Первая графа табл, 1 представляет собой 1-разрядный код реконфигурации. В первой строчке он содержит все "1- это исходное состояние системы, которое соответствует Исправному состоянию всех составных узлов системы, Остальные, строчки первого столбца отражают всевозможные. сочетаниягнеисправных процессоров управления в системе (или отдельных узлов в цепях согласно примечанию 2 к 110-М обмена, а следовательно, и внешнее устройство 17, с которым он связан, будет "знать", с каким из процессоров 2 управления каналов 1-1- управления он в данный момент будет работать, В данном примере перваястрока табл, - в исходном состояниипроцессор управления первой группыканалов управления связан с первыми вторым процессорами обмена, а черезних с первым и вторым внешними устройствами (ВУ, ВУ), процессор управления второй группы каналов управления - с процессором. обмена третьей группы каналов обмена и третьимвнешним устройством ВУпроцессор управления 1-группы каналовуправления - с внешним устройством 2 О ВУ К, процессор управления .+группы каналов управления - с внешним устройством ВУ-К, процессоруправления И-группы каналов управления - с внешним устройством ВУ-в.2 д Исходя из этой информации, каждыйпроцессор 11 обмена вырабатывает управляющие сигналы которые воздействуют на первый управляющий входмагистральных коммутаторов 16, Навторой управляющий вход поступаетсигнал с выхода блока 14 контроляобмена. В случае исправной 1"й группы каналов обмена ( = 1,М) этот сигнал для этой группы является разрешающим, В результате совпадения З 5 этих двух управляющих сигналов 1-ймагистральный коммутатор (1 = 1 .)16 в 1-й группе каналов ( = 1 И,10-110-М обмена подклюцается к-й информационной системной шине 40 19, а через нее к соответствующей1-й группе канала. 1-11-И управления, а следовательно, к соответствующему -му процессору 2 управления, Кроме того, и контроллер 5 4 связи в каждом канале 1-11-М управления осуществляет сравнение входного кода реконфигурации с табличнымсогласно табл.1. В результаты сравнения каждый контроллер 5 связи оп- О ределяет, с какими внешними устройствами будет работать связанный с нимчерез блок 4 буферной памяти процессор 2 управления и через блок 4 буФерной памяти передает ему эту ин формацию, После этого процессор 2управления в каждой группе каналов1-11-И управления системы "знает",какие внешние устройства он в дан 1736018табл,1). В остальных графах табл,1указаны номера процессоров управления, обслуживающих в заданный момент 1-е (1=1,М) внешнее устройство(ВУ) в соответствии с определеннымкодом реконфигурации, Таким образом,табл. 1 определяет распределениевнешних устройств между процессорамиуправления в зависимости от их работоспособности,Исходное распределение внешнихустройств между системными процессорами. (первая строка табл, 1) и перераспределение их при отказах системных процессоров, отраженное в табл,1приведены как пример для поясненияПри конкретной реализации системыэти графы табл. 1 могут содержать.другую информацию и определятьсяконкретным алгоритмом управления объектом,Организация исходной конфигурациисистемы (Фиг. 1) происходит за счетподключения процессоров 11 обменагрупп каналов 10-,10-М обмена через магистральные коммутаторы 16 ксоответствующим информационным системным шинам 19, а через них к блокам 8 управления обменом групп каналов 1-11-И управления, Это происходит автоматически следующим образом,При включении питания 1.-й блок 3контроля (х = 1,И) определяет исправность 1-й группы канала управления1-х и выставляет на -ю шину 18 кодареконфигурации код, соответствующий"1" при исправной работе и соответствующий "0" при неисправной работе.При исправности во всех группах каналов управления на шинах кода реконфигурации будут все "1". Это соответствует первой строчке табл, 1,Этот код реконфигурации с шин 18 кодареконфигурации поступает через блок7.входных ключей в контроллер 5 связи всех групп каналов 1-11-М уп.равления, а через блок 15 входныхключей обмена в процессор 11 обменавсех групп каналов 10-110-М обмена, Процессор 2 управления и процессор 11 обмена осуществляют сравнение принятого кода реконфигурациис кодами реконфигурации, соответст"вующими табл,1, которые хранятся вблоках 6 и 13 памяти обмена, 8 результате сравнения кодов каждый из Мпроцессоров 11 обмена каналов 10-160.18 18 Отказоустойчивая вычислительнаясистема первого типа работает следующим образом, Информация от объекта через блок 17 ввода поступает наобработку в процессор 11 обмена 1-йгруппы каналов обмена (=Г Й) 10- 1.10-М, который осуществляет предварительную обработку информации для 15последующей передачи ее в процессор2 управления канала 1-11-И управ 35 50 55 17 173ный момент будет обслуживать, т.е.определяется ветвь программы, покоторой он в данный момент будет работать, Кроме того, этот код реконфигурации сообщает процессорам 2 уп,равления всех групп каналов 1-1.1-И управления, кто из них в данныймомент будет "главным",Эта информация прерставлена, втабл, 2 и хранится в блоках 6 памяти всех групп каналов управления. (примечания, относящиеся к табл, 1,имеют место и в табл,2),Тлавный" "й (=1 Б) процессоруправления осуществляет управлениеобменом между всеми группами каналов управления через контроллер 5связи и шины 20 обмена.В данном примере согласно табл,2 20в исходном состоянии "главным" процессором управления будет процессоруправления первой группы каналовуправления. Таким образом, исходяиз ранее заложенной в блоках памяти информации, соответствующей табл.1и 2 автоматически при включении питания осуществляется начальная конфигурация системы первого типа, Дляповышения надежностных характеристик каналов обмена в этой системепервого типа (фиг. 1). можно подключать каналы обмена к внешнему объекту резервированным способом (фиг, 2). При этом резервирование каналовобмена можно организовать двумя способами. Первый способ - горячий(нагруженный) резерв.В этом случае один канал обмена(фиг. 2) является рабочим,а остальные резервные каналы обмена своимиинформационными входами и информационными выходами подключены к тому же внешнему объекту, но находятся в горячем (нагруженном) резерве.Второй способ - это способ дублирования или троирования, В этом случае.все каналы обмена (дублированные, троированные) своими. информационными входами и информационнымивыходами, подклюценные к одному внешнему объекту, являются рабочими Процессор 2 управления -го канала уп.равления (=1 И) по очереди обращается к ним, Гатем процессор 2 управления по программе осуществляет сравнение информации, полученной .от резервированных каналов обмена, В случае несравнения (среди резервированных каналов обмена ест.,ь неисправный) процессор 2 управления. -й группы каналов управлений программным способомисключает к нему обращение по -й(=1,И) информационной системной шине 19, и в блок 3 контроля управления посылает сигнал неисправности. ления. Каждый процессор 2 управления"й группы каналов управления (=1,Й) последовательно опрашивает всепроцессоры 11 обмена, с которыми ондолжен работать согласно табл, 1(первая строка), Обмен между нимипроисходит под управлением контроллера 5 связи этой же 1-й группы каналауправления,. который связан с процессором 2 управления через блокбуФерной памяти. Контроллер 5 связи в -й группе каналов управления через блок 8 управления обменом подключен к -й информационной системной шине 19, к которой подклюцена согласно табл, 1 -я группа магистральных коммутаторов 16 соответствующей 1-й группы каналов связи (1=1,), Выход магистрального коммутатора 16 через арбитр 12 доступа подключен к информационным входам процессора 11 обмена, Для организации обмена между -м каналом управления и 1-м каналом обмена предварительно процессор 2 управления -й группы канала управления передает церез блок ч буфернойпамяти контроллеру 5 связи инструкции, которые содержат адрес внешнего устройства согласно табл. 1, код команды "Выдача/прием", код передава" емой информации и дополнительную служебную информацию: длину выдаваемого массива, начальный аррес массива и т,д. Эта информация под управлени- ем контроллера 5 связи и блока Ь управления обменом преобразовывается в определенный формат интерфейса, принятый для обмена по информационной системной шине 19..Преобразованная инструкция поступает на -й информационную системную шину 19 (фиг, 1), а с нее через соответствующий магистральный комму