Патенты с меткой «отказоустойчивая»

Номер патента: 1077070

Опубликовано: 28.02.1984

Авторы: Антимиров, Панова

МПК: H05K 10/00

Метки: вычислительная, отказоустойчивая

...управления.Отказоустойчивая вычислительнаясистема содержит блок. 1 системной 2 Опамяти, 8 первых процессоров 2,1 первых блоков 3 памяти, три блока4 управления и блок 5 связи,1Блок 4 управления содержит второйблок 6 памяти, второй процессор 7;узел 8 микропрограммного управления,мультиплексор 9 и четыре мажоритар"ных элемента 10-13,Узел 8 микропрограьщного управления содержит блок 14 оперативной 30памяти, элемент ИЛИ-НЕ 15, элементНЕ 16, первый 17 и второй 18 счетчики, регистр 19 неисправности, регистр 20 сдвига, элемент ИЛИ 21,элемент И-НЕ 22, первый 23, второй 3524 и третий 25 элементы И и блок 26долговременной памяти,Система содержит первую 27, вторую 28 и третью 29 магистральные линии связи, информационную 30, адресную 31 и...

Номер патента: 1629580

Опубликовано: 23.02.1991

Авторы: Альтшуль, Добрынский, Клейман, Лукьянчиков, Рапопорт, Рог, Сурский, Хряпина

МПК: F02B 37/12

Метки: агрегатом, газоперекачивающим, отказоустойчивая

...непосредственна аналого - цифровой преобразователь 106, схему И .07, то ггер 108 запуска и останова, магистральные передатчики 109,Коммутатор 24 (30 и 31) дискретных сиг. налов (фиг, 8) осуществляет ввод дискретных позиционных сигналов от датчиков дискретных сигналов и передачу их в первую шину 17 связи (фиг, 1). В состав коммутатора входят входные ключи 110, регистр 111 адреса, дешифратор 112 адреса и выходные ключи 113, К входам выходных ключей 113 подключаются дискретные датчики, Сигналом строба выходных ключей являетгя выход с дешифратора 112 адреса, по приходе которого информация с выходов датчика поступа,т на выход коммутатора 24 (30 и 31),Распределитель 15 (35 и 36) дискретных сигналов (фиг. 9) предназначен для выработки...

Номер патента: 1736018

Опубликовано: 23.05.1992

Авторы: Альтшуль, Добрынский, Качинский, Майзель, Рог, Рубашкин, Хряпина

МПК: H05K 10/00

Метки: вычислительная, отказоустойчивая

...квыходу блока контроля обмена, апервые информационные входы"выходьявляются соответствующими информационными входами-выходами канала обмена группы, вторые информационныевходы-выходы магистральных коммутаторов группы подключены к информационному входу-выходу группы арбитрадоступа, управляющие входы магист"ральных коммутаторов группь, арбитра доступа и блока памяти обменаподключены к соответствующим управляющим выходам процессора обмена,выход опроса которого соединен суправляющим входом блока входныхключей обмена, информационный входкоторого является входом реконфигурации канала обмена группы, а выходподключен к входу информационноговхода-выхода процессора обмена, вы-ход контроля которого соединен синформационным входом блока контроля...

Номер патента: 1798800

Опубликовано: 28.02.1993

Авторы: Кислецов, Поленов

МПК: G06F 15/16

Метки: вычислительная, отказоустойчивая

...равно ли содержимое ячейки М коду конца инструкции ЕКИ. Если КЕКО, топеременной А присваивается значение А+2и алгоритм повторяется начиная с точки"М 2". Если йЕИО, то номер инструкциисравнивается с номером К последней инст-рукции,ПриФ К, переменнойприсваиваетсязначение +1 и алгоритм повторяется с точки"МЗ", При= К ВУ 1 выходит из режимадоступа в память, снимая сигналы ЗМ иТДП. После чего ВУ 1 выходит из режимапрерывания, и все исправные ВУ продолжают работу в соответствии с измененной инструкцией,Таким образом, после отказа ВУ 1, егопрограмму будет выполнять соседнее исправное младшее по приоритету ВУ 1.Кроме того, при отказе ВУ 1 с соответствующего выхода 21 признака отказа устройства 2 контроля через линию 15 признакаотказа...

Номер патента: 1400326

Опубликовано: 20.12.2005

Авторы: Будрин, Овчинников, Самсонов

МПК: G06F 11/00

Метки: вычислительная, отказоустойчивая

1. Отказоустойчивая вычислительная система, содержащая операционный блок, блок постоянной памяти, первый блок оперативной памяти, первый блок контроля на четность, дешифратор, первый, второй и третий сдвиговые регистры, причем выходы первой группы разрядов первого сдвигового регистра соединены с входами дешифратора, выходы второй группы разрядов и последовательный выход первого сдвигового регистра соединены соответственно с информационными входами разрядов второго сдвигового регистра и с двунаправленной шиной адреса-данных операционного блока, выход дешифратора соединен с параллельным информационным входом третьего сдвигового регистра, последовательные выходы второго и третьего сдвиговых...