Последовательный преобразователь двоичподесятичного кода в двоичный

Сооз Советских Социалистических Республик1 рисоелицецием заявки Ло Комитет по депорите изобретений и открытипри Совете МинистровСССР Опубликовано 121969, Бюллетень Ъе 8 Дата опубликования описания 23 Л 1.19 б 9 Авторы зобретеция В. С. Ионов и В. ф. Крицынальный научно-исследовательский технологический институт Заявитель П ОВАТЕЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ ПредлочислителвычислитдействияИз весттель лвсоде рук ацзадсросно жение озноситс ной технике 1 ельных устройс зовацием, подкгиочеи к первому входу второго сумматора, а чсрсз указанный элемент совияления и элемент задержки - ко Второму холу второго сумматора, выход котооого присоединен также к регистру сдвига, подключенному ко второму входу первого сумматора,Это позволяет упростить устройство и повысить быстродействие.Ня чеотже издоражРня схема Г 11 зелгОхксиного преобразователя.Преобразователь содержит одноразрядные сумматоры 1 и 2, регистр 3 сдвига, элементы совпалеия 4 и 5 и элемент задержки 6. 11 а вход и полаюся разряды десятичцого исла, иа виол О - сигналы управления циркуляцисй числа в преобразователе, на вход с - сигналы управления преобразованием числа и ца вход д - импульсы сдвига.Перел началом работы сумматоры, элемент ы совпадения и регистр сдвига устяняв 1 ивс 1- ются в исхо;ное состояние. Работа начинается с подачи в преобразователь на вход и старшего разряда десятичного и 1 сла в двоичном коле. 11 Я пти вьВола числа из суххЯтора 1 постявлРны элсзент .ОВиялсци 51 д, рязрРНс 1 к)- щ:й преобразование и одновременно выполняющийй роль зялР 1 эж ки н а Один Гя кт, эл Р. сит задержки 6, зялсркивающий ч Рло ца лвя такта, и сумматора 2. к автоматике и впредназначенопоследовательно сго преобразо в двоичнь оры, элемен ты. Устройст ритма д + ао 9 +5 си пос оично-д ий реи лог ца 1 гп ледовательныи есятичного код гистры, суммат ческие элемсн ользовании алго- 2+2и - 2 иа у - " ы сч- основа 1 - НОМЕР - число п - числосла; - целыеЛЯ ДО едини числе цие систе 1разряда;разрядов разрядов ления; асти числа; и части иГелоидроб 1 полсокительные числа от пуд - 1, показывающие сколько 2 -ого разряда содержится в Предложсцныи преобр тем, что в нем выход пер вход которого служит в ля, через элемент совпад входом управления цирк гистром сдвига и через соединенный со входом азователь о вого суммат ходом преобения, соедин уляцией, свя элемент со управления тличается ора, один 2 разоватеенный со зан с ревпадения,преобра. 3 О П И С А Н И Е 237461ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ.Зйказ 306 О 1 ираж 480 Г 1 одписиос ЦН 141 (омитета по делам нзобрстсии и открьппй при Совете Министров ССС Москва, Центр, пр. Се)ова, д. 4ьпогр;и 1)ия, ир. Сапунова, 2 Задеркка на оди такт равносильна умнокению на два, а задержка на два такта - умножению на четыре. Оба элемента задержки, включенные последовательно, дают умножение на восемь. На первый вход второго сумматора поступает число со схемы совпадения б (умноженное на два), а на второй вход сумматора - с линии задержки б (умнокенное на восемь).В сумматоре 2 этп числовые коды складываются и сумма вводится в регистр,З.Таким образом, выполняется операция (а 1010), После этого в определенный омент времен:, а именно через время Т = пГ, вводится следующий по старшинству десятичный разряд в двоичном коде, и выполняется операция (а 1010+ а ), а после выхода из сумматора 1 выполняется операция (а 10 О+ + а ) (1010). Аналогично вводятся и последующие десятичные разряды. На время преобразования десятичного числа проход чисел через элемент совпадения 4 блокируется по входу б. Процесс преобразования заканчивается прибавлением к произведеншо, получившемуся в результате последнего умножения на 1010, младшего разряда десятичного числа, прп этом блокируется элемент совпадения 5 по входу с. В результате получается число, преобразованное в двоичный код. г 1 тобы установить преобразователь в исходное сосоянпе, необходимо заблокировать элемент совпадения 4 по входу О (элемент совладения 5 5 всегда заблокирован и разблокируется только на период преобразования). Последовательный преобразователь двопчно-десятичного кода в двоичный, содержащий одноразрядные сумматоры, элементы совпадения и задержки, регистр сдвига, отличао бийся тем, что, с целью упрощения и повышения быстродействия, в нем выход первого сумматора, один вход которого слукпт входом преобразователя, через элемент совпадения, соединенный со входом управления цир куляцией, связан с регистром сдвига и черезэлемент совпадения, соединенный со входом управления преобразованием, подключен к первому входу второго сумматора, а через указанный элемент совпадения и элемент за держки - ко второму входу второго сумматора, выход которого присоединен также к регистру сдвига, подключенному ко второму входу первого сумматора.