Интегродифференциальный вычислитель

;17 1007 1 Ха переключение триггером 13 цепи циркуйяции кодов регистра 1 с И разрядов (с выхода элемента 30 задержки) на-1 разряд (с выхода регистра 1) обеспечивает сдвиг информации в регис 1 В ре 1 на один разряд относительно выходных сигналов блока 12 синхронизации.Спустя 2 и(Ь) такт после начала вычислений врегистре 1 накапливается ,в. прямом или дополнительном коде 1 ф старших разрядов. выходйой величины .Ц знаковый е-й разряд которой с выхода сумматора 6 поступает на второй вход блока 11 знака (шина 61) и сдвигается по сигналу, действукзпему нв шине 66 ф блока 12 синхронизации, в первый разряд регистра 46 сдвига, иэ первого разряда которого в это время во второй разряд сдвигается знак величиныК мааенту начала вычислений на вто ром шаге в 1 -1 старших разрядах регистров 2 и 3 содержатся двоичные колы величин 1 Ч ,1 и М 1 соответственно. ВыЧисления на втором щаге и всех последующих шагах выполняются аналогичным об-И ;разоМ, но с новых начальных условий, которые формируются автоматически на предыдущем шаге вычислений.Техникоэкономические преимушества предлагаемого интегро-дифференциального Зй вычислителя заключаются; в расширении его функпиональных возможностей, твк как предпагвемый интегро-дифференцивль 105 18ный вычислитель позволяет выполнятьинтегро-дифференциальные преобразованиякак первого, так и второго порядка и эа"висимости от выбора А, В, С и Э параметров и настройки интегро-дифференциального вычислителя. Прототип предложенного интегро-дифференциального . Ючислителя выполняет только иитегро дифференциальные преобразования первого порядка,Предложенный интегро дифференциальный вычислитель можно испольэовать идпя линейных интегро-дифференциальных,преобразований любого порядка, дпя чегонеобходимо представить это преобраэова-,нйе в виде проиэведенйя элементарных передаточных функций согласно табпипй,рассчитать их параметры и начальные условия и соединить последовательно рядодинаковых интегро-дифференциальных вычислителей. В этом случае выходные шины 33 и 34 каждого предыдущего интег ро-дифференцивпьного вычислителя подключаюгся соответственно к входным шинам 31 и 32 последующего интегро-дифференциального вычислителя. Прячем синхронизация работы всего ряда из нескопьких одинаковых интегро-дифференциальных вычислителей, .реапизукзпих каждый свою передаточную функцию осуществляется от одного и того .же блока 12синхронизации и в этом случае не требуется дополнительных эатрат оборудования,/72 Тираж 704 ВНИИПИ Государств по делам изобре 113035, Москва, ЖПодписиенного комитета СССРтенин и открытий1007 того элемента И подключен к входу зна чений функции вычислителя, выход этогоэлемента И подключен к первому входу третьего элемента ИЛИ, к второму входу которого подключен выход, шестого элемента И, выход третьего элемента ИЛИ соединен с входом последовательного ввода информации регистра функции, установочные входы которого соединены с второй группой установочных входов вычислителя, установочные входы первого регистра коэффициентов подключены к третьей группе установочных входов вычислителя, выход этого регистра соединен с его входом последовательного ввода информации и первым входом седьмого элемента И, выход которого соединен. с информационным входом второго блока формирования дополнительного кода, выход второго элемента ИЛИ соединен с первым входом восьмого элемента И, установочные входы второго регистра коэффициентов подключены к четвертой группе установочных входов вычислителя,. выход этого регистра соединен с его входом последовательного ввода информации и первым входом девятого элемента И,.выход которого соединен с информационным входом третьего блока формирования дополнительного кода, пятый выход блока синхронизации соединен с вторым входом восьмого элемента И и первым входом . десято, о элемента И, выход восьмого 105элемента И соединен с входом установ- ки в единицу третьего триггере, выходкоторого соединен с вторым входом сель мого элемента И, выход десятого элемента И соединен с входом установки в единицу четвертого триггера, выход которого соединен с вторым входом девятого элемента И, шестой выход блока синхронизации подключен к входам синхронизации регистра результата, регистра функции, первого и второго регистров коэффициентов, седьмой и восьмой выходы блока синхронизации соединены соответственно с четвертым и пятым входами блока знака, о т л и ч а ю ш и й с я тем, что, с пелью расширения функциональных возможностей за счет вычисления преобразований второго порядка, в него введен регистр промежуточных результатов, установочные входы которого подключены к пятой группе установочных входов вычислителя, вход последовательного ввода информации регистра промежуточных результатов подключен к выходу второго элемента ИЛИ, выход экого регистра соединен с вторым входом пятого элемента И, а вход синхронизации подключен к шестому выходу блока синхронизации, выход третьего элемента ИЛИ соединен с вторым входом десятого элемента И, выход регистра функции соединен со вторым входом шестого элемента И.Изобретение относится к автоматике и вычислительной технике и может быть испопьэовано для моделирования и управления динамическими объектами в различных отраслях промышленности. 3Известны аналоговые интегро-дифференциальные устройства, содержашие ана- логовые интеграторы, сумматоры и масштабные бпоки для задания коэффициентов передачи Г 1.3 10Недоста тком аналоговых интегро-дифференциальных устройств является низкая точность вычислений выходных сигналов в случае достаточно больших значений постоянных времени, характерных для И многих технологических процессов.Известны более точные цифровые интегро-дифференциальные устройства типа цифровых дифференциальных анализаторов. которые содержат ряд цифровых интеграторов, коммутируемых между собой согласно заданному интегро-дифференциальному преобразованию 2Недостатками таких интегро-дифференциальных устройств являются низкое быстродействие и сложность реализации,Наиболее близким техническим решением к предложенному является интегродифференциальный вычислитель, содержащий семь регистров, два сумматора, три блока формирования дополнительного кода, блок знака, блок синхронизации, четыре триггера, двенадцать элементов И, четыре элемента ИЛИ и элемент задержки Г 33. Недостатками известного вычислителяявляются относительная сложность его3 1007 реализации и ограниченные функциональ- ные.возможности.Белью изобретения является "расшире иие функциональных воэможностей за счет вычисления преобразований второго поряд-кавПоставленная цель достигается тем, что интегро-дифференциальный вычислитель, содержащий регистр результата, первый и второй Регистры коэффициентов, 1 Ф регистр функции, блок .знака, блок синхронизации, первый и второй сумматоры, три блока формирования допопнительного кода, три элемента ИЛИ, десять элемен тов И, элемент задержки и четыре.триг- М гера, причем установочные входы регистра результата подключены к первой группе входов начальной установки вычисли теля, выход этого регистра подключен к первому входу первого элемента И и че- щ рез элемент задержки - к первому входу второго элемента И и информационному . входу первого блока формирования дополнительного кода, выход которого. соединен с информационным выходом вычисли теля и первым входом третьего элемен.та.И, выходы первого и второго элементов И подключены к первому и второму входу первого элемента ИЛИ соответственно, выход которого соединен с первым За входом первого сумматора, вьиод которого соединен с входом последовательного ввода информации регистра результата и первым входом блока знака, первыф выход которого подключен к управляюижмувходу первого н второго блоков формирования дополнительного кода, второй вход блока знака подключен к управляющему входу третьего блока формирования дополнительного кода, третий выход блока знака нодключен к выходу знака вычислителя, выходы второго и третьего блоков формирования дополнительного кода подключены к первому и второму входу взорого сумматора соответственно, выходкоторого соединен с вторым входом первого . сумматора, второй йход блока знака соединен с входом знака начального значе-ния вычислителя, первый выход блока .синхронизации соединен с третьим входом биржа знака, второй выход блока синзроиизации соединен с входами установки. в ноль первого, второго, трИьего й четвертого триггеров, третий выход блока синхронизации соединен с входом установки в единицу первого триггера, прямой, фф выход этого триггера соединен с вторым входом первого элемента И, а инверсныйс вторым входом второго+элемента И,108 4,четвертый выход блока синхронизации соединен с входом установки в единицувторого триггера, прямой выход которого соединен с первым входом четвертого элемента И и вторым входом третьего элемента И, выход которого соединен с первым входом второго элемента ИЛИ, инверсный выход второго триггера соединен с третьимивходами первого и второго элементов И и первыми входами пэ того и аестого элементов И, выход пятого элементе И соединен с вторым вхо дом второго элемента ИЛИ, второй щсод четвертого элемента И подключен к входу значений функции вычислителя, выход этого элемента И подклкнеи к первому входу третьего элемента ИЛИ, к втором" му входу которого подключен выход шестого элемента И, выход третьего элемента ИЛИ соединен с входом последовательного ввода информации регистра функции, установочные входы которого соеащеиы " с второй группой установочных входов вычислителя, установочные входы перво-. го регистра коэффициентов подключены к третьей группе установочных входов вы числителя, выход этого Регистра соединен с его входом последовательного ввода информации и первым входом седьмого элемента И, выход которого соединен с информационным входом второго блока формирования дополнительного кода, выход второго элемента ИЛИ соединен с первым входом восьмого элемента И, усГ тановочные входы второго регистра коэффициентов подключены к четвертой группе установочных входов вычислителя, выход этого Регистра соединен с его входом последовательного ввода информациии первым входом девятого элемента И, выход которого соединен с информационным входом третьего блока формированиядополнительного кода, пятый выход блока синхронизации соединен с вторым входом восьмого элемента И и первымвходом десятого элемента И, выход восьмого .элемента И соединен с входом установки в единицу третьего триггера, выход ко торого соединен с вторым входом седьмо го элемента И, выход десятого элемента И соединен с входом установки в единицу четвертого триггера, выход которого соединен с вторым входом девятого элемента И, пастой выход блока синхронизвяки подключен к входам синхронизации регистра результата, регистра функции, первого и второго регистров коэффициентов, седьмой и восьмой выходы блока синхронизации соединены соответственно5 1007с четвертым и пятым входами блока знака, введен регистр промежуточных результатов, причем установочные входы этогорегистра подключены к пятой группе установочных входов вычислителя, вход последовательного ввода информации этогорегистра подключен к выходу второгоэлемента ИЛИ, выход этого регистрасоединен с вторым входом пятого элемента И, а вход. синхронизации подключен к 10шестому выходу блока синхронизации, выход третьего элемента ИЛИ соединен с,вторым входом десятого элемента И, выход регистра функции соединен с вторымвходом шестого элемента И, 15На фиг. 1 изображена структурнаясхема интегро-дифференциального вычислителя; на фиг. 2 - структурная схемаблока знака и блока синхронизации.И нтегро-дифференциальный вычисли тель 20содержит регистр 1 результата, регистр2 промежуточных результатов, регистр 3функции, первый и второй регистры 4 и5 коэффициентов соответственно, два сумматора 6 и 7, три блока формирования Идополнительного кода 8-10, блок 11 знака, блок 12 синхронизации, четыре триггера 13-16, десять элементов И 17-26,три элемента ИЛИ 27-29, элемент 30задержки, две входные 31, 32 и две вы- ЗОходные 33, 34 шины устройства, шины35-39 ввода данных в регистры 1-5соответственно,Блок синхронизации (фиг. 2 ) содержит генератор 40 тактовых сигналов, де-Злитель 41 частоты, элемент 42 задержки, триггер 43 со счетным входом, делитель 44 частоты. Блок 11 знака содержит два двухразрядных регистра 45 и46 сдвига, четырехразрядных статическийрегистр 47, четыре элемента ИСКЛЮЧАЮШЕЕ ИЛИ 48-51, четыре элемента И52-55, два элемента ИЛИ 56-57, шины58-60 ввода данных в регистры 45-47соответственно, две входные 31, 61 итри выходные 3362 и 63 шины. Шины31 и 61 являются первым и вторым входами блока 11 знака соответственно. Шины 33, 62 и" 63 являются первым, вторым и . третьим выходами блока 11 знака. Выходные шины 64-68 являются вторым, третьим, четвертым пятым и шестым выходами блока 12 синхронизации,Первая входная шина 31 устройствасоединена. с первым входом блока 11Япервый выход которого соединен с первой выходной шиной 33 устройства, .Выход первого сумматора 6 соединенс входом регистра 1 и вторым входом 105 Фблока 11 знака, второй выход которогосоединен с первыми входами первого блока 8 формирования дополнительного ходаи второго блока 9 формирования дополнительного кода, а третий выход соединенс первым входом третьего блока 10 формирования дополнительного кода,Блок 12 синхронизации соединен пер-.вым выходом с третьим входом блока 11знака, вторым выходом - с первыми входами первого, второго, третьего и четвертого триггеров 13-16, причем третийвыход блока 12 соединен с вторым входомтриггера 13, а четвертый выход - свторым входом триггера 14,Выход регистра 1 соединен с входомэлемента 30 задержки и с первым входом элемента И 17, выход и второй входкоторого соединен соответственно с первым входом элемента ИЛИ 27 и с.прямымвыходом триггера 13, Элемент 30 задержки соединен с вторым входом блока8 и с первым входом элемента И 18, второй вход и выход которого соединены соответственно с инверсным выходом триггера 13 и с вторым входом элементаИЛИ 27, выход которого подключен к первому входу сумматора 6,Триггер 14 соединен прямым выходомс первыми входами элементов И 19 и 20,Инверсный выход триггера 14 соединенс первыми входами элементов И 21 и 22и с третьими входами элементов И 17и 18. Выход блока 8 соединен с второй выходной шиной 34 устройства и с вторымвходом элемента И 19, выход, которогоподключен к первому входу элементаИЛИ 28, второй вход и выход которогосоединены соответственно с выходом эле,мента И 21 и с входом регистра 2,Второй вход и выход элемента И 20соединены соответственно с второй входной шиной 32 устройства и с первым входом элемента ИЛИ 29. Выход элементаИ 22 соединен с вторым входом элементаИЛИ 29, выход которого. соединен с входом регистра 3.Выход регистра 4 соединен со своимвходом и с первым входом элемента И23, выход и второй вход которого соединены соответственно с вторым входомблока 9 и с выходом триггера 15, Выходэлемента И 24 подключен к второму входу триггера 15. Первый и второй входыэлемента И 24 соответственно соединеныс выходом элемента ИЛИ 28 и с пятымвыходом блока 12 синхронизации,7. 1007Выход регистра 5 соединен со своимвходом и с первым входом эпемента И25, выход и второй вход которого соединены соответственно с вторым входомбпока 10 и с выходом триггера 16. Вы- зход элемента И 26 подключен к второмувходу триггера 16 Первый и второйвходы элемента И 26 соответственно соединены с пятым выходом блока 12 син. хронизации и с выходом элемента ИЛИ 29,Выходы второго и третьего бпоков 9и 10 формирования допопнитедьного кодасоединены соответственно с первыми вторым входами сумматора 7 выход которого подкдючен к второмувходусумматора 6; 5Шины 35-39 ввода данных соединенысоответственно с регистрами 1-5, входысинхронизаши которых соединены с шестым выходом блока 12 синхронизации.Выход регистра 2 соединен с вторым вхо дом элемента И 21. Выход регистра 3соединен с вторым входом элемента И 22.Выход эдемента ИЛИ 29 соединен с вторым входом элемента И 26,Выход генератора 40 тактовых сягнв-Идов (фиг. 2) соединен с входом дедитепя41 частоты и с шиной 68, явпяющейсяшестым выходом бпокв .12 синхронизации.Вход элемента 42 задержки соединен свыходом депитедя 41 частоты и с шиной 64, явпяюшейся вторым в"яходом бпока 12 синхронизации. Счетный вход триггера 43 соединен с выходом элемента12 задержки и с шиной 67, являющейсяпятым выходом бпокв 12 синхронизации,Вход делителя 44 частоты соединен с выходом переноса триггера 43 и с шиной65, явпяюшейся третьим выходом бдока12 синхронизации, Выход делителя 44частоты соединен с шиной 66, явпяющейся четвертым выходом блока 12 синхронизации; и с шийами сдвйга регистров45 и 46 бдока 11 знака.Шины 58-60 ввода данных соединены.соответственно с регистрами 45-47, Входная шина 31 соединена с информационнымвходом регистра 45 сдвига. первый и второй выходы которого подкдю.ены соответветственно к 1 первым входам элементов.входомфрегистра 46 сдвига, первый ивторой выходы которого подкдючены соотвественно с шиной 39, с первым входом.эдементв ИСКЛКЧАЮШЕЕ ИЛИ 50 и спервым .входом эдемента ИСКЛЮЧАЮШЕЕ ффИЛИ 51.Выход и второй вход эдемента ИСКЛЮЧАЮЩЕЕ ИЛИ 50 соединены соответст 105 8венно с первым входом эдемента И 54 и с первым выходом статического регистра 47.Выход и второй вход эдемента ИСКЛЮ; ЧАЮЩЕЕ ИЛИ 51 соединены соответственно с первым входом элемента И 55 и с вторым выходом статического регистра 47Выход и первый и второй входы элемента ИЛИ 56 соединены соответственно с шиной 62 блока 11 знака и еоответственно с эдементами И 54 и И 55, Выход и первый и второй входы эдемента ИЛИ 57 соединены соответственно с шиной 63 блока 11 знака и соответст венво с элементами И 52 и 53.Выходи второй вход эдемента ИС-, КЛЮЧАЮШЕЕ ИЛИ 48 соединены соответственно с первым входом И 52 и с третьим выходом статического регистра 47. Выход и второй вход элемента ИС-КЛЮЧАЮШЕЕ ИЛИ 49 соединены соответственно с первым входом И 53 и четвертым выходом статического регисМра 47,Вторые входы элементов И 53 и И 55 соединены с прямым выходом триггера 43, инверсный выход которого соединен с вторыми входами эдементов И 52 и И 54 (фиг. 2).Ин тегро-дифференцивдьный вычисли тель ддя каждого 1 -го, цйкда отрабатывает рекуррентное соотношение1 =АУ. +8(, +СХ. +.О Х, (1) где М, 1- иУ - значения выходной ве 11 1-1 ;2личины на М., 3 -1 и 1 -2 шагах вычислений;Х и Х - значения входной.ведичины нви 1-1 шагах вычдсдений;А, В, С и 2- постоянные коэффициенты, значения которых зависят от шага по независимой переменной и вида ревпизуемого интегро-дифференцивпьного преобразования.Настройка интегро-дифференцивпьного вычисли тепя осуществпяется заданием постоянных коэффициентов А В С и В .инвчвдьных усповий 11Ми М 1 1Предварительный расчет постоянных коэффициентов А, В, С и Э дпя часто ревдизуемых видов интегро-дифференцивдьных преобразований выпсдйяют по формудам,. приведенным в таблице, гдеГ К - коэффициент усиления Т, Т 1,Зю Т - постоянные коэффициентып - шаг последовательного преобразования входной ведичины Х в выходную Ч выбираемый из усдовий заданной точности и вычислительной эффективности устройства,7105 12первые такты работы устройства с периодом чф.Триггер 43 со счетным входом выпопняет деление на два частоты выходной последовательности импульсов элемента 42 задержки, формируя последователь ,ность импульсов частоты Я 2 ь на третьем выходе блока 12 синхронизации. Эта . поспедоватепьность импульсов делится делителем 44 в ь -1 раз, на выходе которого (четвертый выход бпока 12 синхронизации) формируется цоспедова тель-. .ность импульсов частоты. У/2 п (п), период следования которой определяет время вычисления на одном шаге. В исходном состоянии триггеры 13-16 находятся в нулевом состоянии. Генератор 40 тактовых сигналов (фиг,2) бпока 12 синхронизации вырабатывает наего шестом выходе последовательность импупьсов частоты У которая поступает на входы синхронйзации регистров 1-5 сдвига, а также делится делителем 41 в и раз и затем задерживается элементом 42 задержки на один период тактовой частоты, Поспедоватепьность импульсов частоты о на выходе делителя 41 (второй выход блока 12 синхронизацииИ задает и -е такты работы устройства, а последовательность импульсов на выходе элемента 42 задержки (пятый выход блока 1 2 синхронизации синхрацизирует 11 100Интегро-дифференциальный вычислитель оперирует с двоичными переменными, дпя которых соотношение (1 ) принимает видиЧ,хЕАУ еВЧ. +СХЮК .), у3+1 ИР 3 ф(2, где У , и У - переменные 1 разряда ЪейичинУ 1 1 и У.соответственно; Х 1и Х, -:двоичные переменные 1 рйряда величин Хи М соответственно.Интегро-дифферейциальный вычиспитепь по рекуррентному соотношению (1) работает следующим образом. 1Регистр 1 сдвига содержит иразряд И дополняется эпементом 30 задержки до и разрядов. В регистр 1 по шине 35 записывают в прямом ипи дополнительном коде, если ( (О, поспедоватепьный 2 й р -разрядный двоичный код начапьного условия У,В регистры 2 и 3 сдвига содержащие по 2 оразряд каждый, записывают по шинам 36 и 37 последовательные о- И разрядные двоичные коды абсоп ютныхзначений начальных условийУ 2и Х 1 1 соответственно.В регистры 4 и 5 сдвига, содержащие Зй по 2 о разрядов каждый, записывают по шинам 38 и 39 последовательные О-разрядные двоичные коды коэффициентов А, В и С,З соответственно.. Знаки коэффициентов А, В, С и Э записываются по шине 60 в четырехразрядный регистр 47 бпока 11 знака (фиг, 2)Знаки начальных условий Мизаписываются по шине 59 в двухразрядиый регистр 46 блока 11 знака. Знак начального условия Х. записывается по шине 58 в первый рмряд двухраэрядного регистра 45. бпока 11 знака. Вычисления начинаются после установки триггера 14 в единичное состояниеимпульсом четвертого выхода блока 12синхронизации. Сигнал прямого выходатриггера 14 открывает эпементы И 19и 20, а сигнал его инверсного выходазакрывает элементы И 17, 18, 21 и 22,Двоичный код начального условиями, начиная с младшего разряда, сдвигается изрегистра 1 через элемент 30 задержкина один такт, бпок 8 формирования допопнителъного кода, элементы И 19 иИЛИ 28 в регистр 2, в котором в этовремя двоичный код начапьного условия11 2 сдвигается из старших разрядов вимладшие разряды,Блок 8 формирования допопнитепьногокода управляется сигнапом второго выхода блока 11 знака так, что прямой ли-бо дополнительный код пропускается впрямой код. Таким образом, в о старшиеразряды регистра 2 записывается двоичный код абсолютной величины начальногоусловия У 1 .1,Сигнад мпадшего разряда величиныЧ.,с выхода элемента ИЛИ 28 поступает на первый вход элемента И 24., навторой вход которого поступает импульспятого выхода блока 12 синхронизации, Вслучае единичного сигнала младшего разразряда величины элемент И 24 сраба-;тывает и импульспятого выхода бпока 12синхронизации устанавпивает триггер 15в единичное состояние. По шине 32 поступают последовательно, начиная с младшего разряда, си 1 найы двоичного кода абсолютного значения вход ной величины 1 Х.1 которые через элементы И 20 и ИЛИ 29 записываются в 1113 1007старших разрядов реистра 3, В регистре3 в это время двоичный код начальногоусловия Х 1 сдвигается из старших разрядов в ь -1 младшие разряды, Сигналзнака входной величины Х; эаписывается по шине 31 в первый разряд регистрй 48 сдвига блока 11 знака по импульсу четвертого выхода блока 12 синхронизации, который осушествдяет сдвигзнака начального условия величины Х;10иэ первого разряда регистра 45 во второй разряд.Сигнал младшего разряда величины 1,Х 11,с выхода элемента ИЛИ 29 поступает напервый вход элемента И 26. В случае 13единичного сигнала младшего разряда величины 1 Х;1 элемент И 26 срабатываетпо импульсу пятого выхода блока 12 синхронизации и триггер 16 устанавливаетсяв единичное. состояние. 20Триггеры 15 и 16 в единичном состоянии открывают элементы И 23.и,28 соответственно, через которые с выходоврегистров 4 и 8 последовательно, начинаяс младших разрядов, сдвигаются двоичныедкоды коэффициентов, А и .С соответственно,Коэффициент А поступает через блок9 формирования дополнительного кода напервый вход сумматора 7 в прямом или.дополнительном коде в зависимости отзнака произведения 4; , сигнал которого действует на втором выходе блока 11знака.Сигнал знака величины АУ,1 формируется элементом ИСКЛЮЧАЮШЕЕ ИЛИ350, на входы которого поступают сигналы выходов первых разрядов регистров46 и 47; где хранятсязнаки величини А соответственно, Сигнал знака1 г 1,ведйчиныАУс выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 80 поступает через эле-,менты И 54 ИЛИ 56 на шину 62 второго выхода блока 11 знака. Коэффициент С поступает через блок 10 формирования дополнительного кода4 на второй вход сумматора 7 в прямом или дополнительном коде в зависимости от знака произведения С .Я( сигнал ко- . торого формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 48,.на входы которого поступает сигнал знака величины Х ,выхода первого разряда регистра 45 и сигнал знака коэффициента, С с выхода третьего разряда регистра 47 блока 11 знака. Сигнал знака величины СХ с вы- фф хода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 48 через элемент И 52, открытый сигналом инверсного выхода триггера 43, и эде 105 14мент ИЛИ 57 поступает на третий выход блока 11 знака.Таким образом, на входы последовательного одноразрядного двоичного сумматора 7 поступают в прямом или дополнительном коде последовательно во времени, начиная с младшего разряда, двос.ичные кодь коэффйциентов А и С, алгебраическая сумма которых поступает навторой вход последовательного двоичного сумматора 6. В это время на перв.омвходе сумматора 6 действует сигнал логического нуля, так как элементы И 17и18 закрыты сигналом инверсного выхода триггера 14,Алгебраическая сумма коэффициентаА и С с выхода одноразрядного последовательного сумматора 6 записывается,начиная с младшего разряда, в регистр 1.Спустя а . тактов после установкитриггера 14 в единичное состояние, триггеры 14-16 сбрасываются в нулевоесостояние имщудьсом второго выхода блока 12 синхронизации, Триггер 14 в нулевом состоянии закрывают элементы И19 и 20 сигналом прямого выхода и открывает элементы И 17, 18, 21 и 22сигналом инверсного выхода, Элементы И21 и 22 подключают выходы регистров2 и 3 к их входам соответственно. Цепициркуляции кодов в регистрах сдвига 2и 3 замыкаются через элементы И 21 и22 соответственно.Эдемент И 18, открытый сигналамиинверсных выходов триггеров 13 й 14,подключает выход регистра 1 через элемент 30 задержки к йервому входу сумматора 6, что обеспечивает втечениеследующих М, тактов поступление на первый вход сумматора 6 двоичного кодаалгебраической суммы коэффициентов А+С.В следующем такте после возврататриггера 14 в нудевое состояние с выходов региетров 2 и 3 сдвигаются младшиеразряды величинУ. ) и 1)(.; 11 соответ 1-2ственно. В случае единичных коуов в младших разрядах величии У 1.) и,1 Х 1 1 элементы. И 24 и 26 срабатйвают по импульсу пятого выхода блока 12 синхронизации, что приводит к установке триггеров 15 и 16 соответственно в единичное состояние. Сигналы прямых выходов триггеров 15 и 16 открывают соответственно элементы И 23 и 25, через которые с выходов регистров 4 и 5 сдвигаются двоичные коды коэффециентов В и З соответственно. Дво- ичные коды коэффициентов В и З преоб15 1007разуются соответствующими блоками фор:мирования дополнительного кода 9 и 10и поступают последовательно; начиная смладшего разряда, в прямом или дополнительном коде на входы сумматора 7.Управление преобразованием блокамиформирования дополнительного кода 9 и10 осуществляется по сигналам второгои третьего выходов блока 11 знака соответственно. Сигнал знака произведенияВУ-формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 51, на входы которого поступают выходы вторых разрядов регистров 46 и 47 блока 11 знака, где хранятся знаки величин У 1 и В соответ 1 бственно, С выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.51 сигнал знака величины3 У; через элементы И 55, ИЛИ 56 поступают на шину 62 второго выхода бло"ка 11 знака,ъоСигнал знака проиэведенияЭХ 1 формируется элементом ИСКЛЮЧАЮШЕЕИЛИ 49 по сигналам выходов второго ичетвертого разрядов регистров 45 и 47блока 11 знака, С выхода элемента ИС-КЛЮЧАЮЩЕЕ ИЛИ 49 знак произведенияВХ; .считывается через элементы И 53,ИЛИ 57 на шину 63 третьего выхода бло-.ка 11 знака.Прямой или дополнительный код алгеб-Зпраической суммы коэффициентов Ви,Дс выхода сумматора 7 поступает на второй вход сумматора 6, на первый входкоторого с выхода регистра 1 через эле-.мент 30 задержки, элемент И 18 и ИЛИ И27 сдвигается двоичный код алгебраической суммы коэффициентов А и С. С выхода сумматора 6 двоичный код алгебраической суммы коэффициентов А, В, С иВ записывается в регистр 1, 40 Таким образом, за 2 й тактов после начала вычислений в регистре 1 накапливается алгебраическая сумма коэффициентов А, В, С и 2 после чего триггер4,5 13 устанавливается в единичное состояние импульсом третьего выхода блока 12 синхронизации, Триггер 13 в единичном состоянии открывает сигналом прямого выхода элемент И 17 и блокирует элемент И 18 сигналом инверсного выхода.Я Элемент И 17 подкпючает выход регистра 1 к первому входу сумматора 6 к моменту сдвига с выхода регистра 1 второго разряда алгебраической суммы коэффициентов А, В, С иЭ В это время с вы-ходов регистров 2 и 3 сдвигаются вторые разряды величин 1 Ч., 1 и,1 Х 1соответственно, В случае единччных кодов 105 16во вторых разрядах величин 1 У ) и , срабатывают элементы И 24 и 26, выходные сигналы которых устанавливают триггеры 15 и 16 в единичное состояние.Двоичные кодыпроизведения коэффицйентов А и С на двоичные переменные вто:рых разрядов величинй 1и Хсоответственно преобразуются впрямой или дополнительный код блоками 9 и 10 соответственно, а затем суммируются сумматором 7, сигнал суммы которого суммируется сумматором 6 с двоичным кодом алгебраической суммы коэффициентов А, ,В, С и Э сдвигаемой с выхода регистра 1, начиная с второго разряда. Следовательно, установка триггера 13 в единичное состояние приводит к сдвигу на один разряд накопленной суммы коэффициентов в регистре 1, обеспечивая этим выполнение операций умножения на два.Спустя о тактов после установки триггера .13 в единичное состояние сигнал второго выхода блока 12 синхронизации возвращает триггер 13 в нулевое состояние, в котором обеспечивается подключение элементом И 18 выхода регистра 1 через элемент 30 задержки на такт к первому входу сумматора 7, В это время на второй вход сумматора 6 с выхода сумматора 7 поступает двоичный код алгебраической суммы произведения коэффициентов В и Д на двоичные переменные вторых разрядов величин Ч и Хсоответственно. которая формируется таким же образом, как в предыдущие и тактов формировалась алгебраическая сумма произведения. коэффициен-тов А и С на двоичные переменные вторых разрядов величинЧ 1 1:и Х 1 соответственноо.Сумматор 6 суммирует накопленнуюсумму коэффициентов в регистре 1 с алгебраической суммой произведения коэффициентов В иЗ на двоичные переменные ,вторых разрядов величин У 1 и Х 1 со 1-1ответственно. и результат суммирования записывается в регистр 1.Дальнейшие вычисления в интегродифференциальном вычислителе выполняются аналогичным образом, Каждые 2 Ь такта в кольцевых регистрах 2 и 3, содержащих 2 Оразряд, происходит сдвиг выходных сигналов относительно выходных сигналов блока 12 синхронизации, что приводит к совпадению на входах элементов И 24 и 26 с. импульсом пятого выхода блока 12 синхронизации следую ших разрядов величинУ; 11,1 Х 1 и Ю-р 1