Устройство декодирования корректирующих кодов

Номер патента: 195494

Опубликовано: 01.01.1967

Автор: Котов

МПК: H03M 13/49

Метки: кодовых, комбинациях, обнаружения, ошибок, элементах

...1 в разряде О этих счетчиков,При приеме неискаженного элемента положительной полярности с выхода ячейки не будет выдано ни одного импульса. Следовательно, записанная 1 в нулевом разряде счетчика продвигаться не будет. Кодовый элемент искажен При этом могут быть следующие случаи.Число стробирующих импульсов, получаемых с выхода ячейки 18, не меньше ггг+6=9, где Ь характеризует зону неопределенности. Этот случай ничем не отличается от рассмотренного выше, так как во втором счетчике 4 1 будет продвинута только до четвертого разряда и запись ее в ячейку б памяти не произойдет.Число стробирующих импульсов 5, получаемых с выхода ячейки 18, находится в пределах 7.(5-( 8. В этом случае 1 будут записаны в три ячейки памяти: б, б и 7. При...

Номер патента: 278213

Опубликовано: 01.01.1970

Авторы: Буха, Кузьмин, Чинков

МПК: H03M 7/24

Метки: вычисления, единичными, кодами, логарифмов, представленных, цифровое, чисел

...основанием логарифма. Практическая реализация алгоритма (4) возможна, если известна зависимость, связывающая номер выбираемого разряда и число разрядов кода, заключенное между данным и последующим выбираемым разрядами.При последовательной подстановке значений к=1, 2, 3, в формулу (4) левая часть неравенства принимает следующие значения:а, а ф а, аф а, аф а,а"а Таким образом, номера выбираемых разрядов кода суть члены геометрической прогрессии, первый член которой равен / а, а знаменатель равен основанию логарифма, Числа разрядов кода, заключенные между каждыми двумя последующими выборками, являются членами арифметического ряда разностей первого порядка:1 а(а - 1), а)/а(а - 1), аф)/ а(а - 1). Последний ряд чисел также представляет...

Номер патента: 631919

Опубликовано: 05.11.1978

Авторы: Жабин, Корнейчук, Тарасенко, Щербина

МПК: G06F 7/39

Метки: кодом, п-разрядных, последовательным, представленных, умножения, чисел

...нули (цепи установки исходного состояния на чертеже не показаны). В каждом цикле на информационную шицу 8 поступает очередная цифра множителя, а на информационную шину 9 - очередная цифра множимого, причем множитель поступает на вход устройства младшими разрядами вперед, а множимое - старшими разрядами вперед, (Например, множитель .Е является результатом умножения, а мнсжимое - результатом деления или извлечения корня в других операционных блоках), В каждом цикле по управляющему сигналу, поступающему на шину управления 7, происходит сдвиг регистров 2 и 3. При сдвиге в младший разряд регистра 2 множимого и в старший разряд регистра 3 множителя заносятся очередные цифры. Одновременно с этим принимаемая щ цифра множителя управляет...

Номер патента: 1109734

Опубликовано: 23.08.1984

Автор: Цупрев

МПК: G06F 5/02

Метки: двоичный, код, комплексных, чисел

...и второго сумматоров с основанием (р=-1+1) соответственно, выходы которых соединены соответственно с первыми входами элемен.тов И тринадцатой и четырнадцатой групп, вторые входы которых соединены соответственно с десятым и одиннадцатым выходами распределителя импульсов, выходы элементов И тринадцатой группы соединены с входами выходного регистра, вторые, третьи, четвертые, пятые и шестые входы элементов ИЛИ первой группы соединены соответственно с выходами элементов И пятой, шестой, седьмой, восьвосьмой и четырнадцатой групп 1 .Недостатком известного преобразователя является невозможность обработки комплексных чисел, действительная и мнимая части которых представляют соответственно дроби видагде Ы и ; - нулевые или единич-: ные...

Номер патента: 1119008

Опубликовано: 15.10.1984

Авторы: Драбкин, Евдокимов, Жариков, Каплан, Крейндлин, Ромашов

МПК: G06F 7/52

Метки: двоичных, дополнительных, кодах, умножения, чисел

...регистра 4 поразрядных суммсоединен с соответствующими разрядами второго входа сумматора 3 со сдвигом вправо на два разряда, пятый выход дешифратора 5 циФр множителя через триггер 7 соединен с четвертымвходом дешифратора 5 цифр множителя,выход нулевого разряда сдвиговогорегистра 2 множителя соединен спятым входом дешифратора 5 цифр множителя, третий выход которого соединен с третьим входом сумматора 3, выходы двух первых младших разрядов сумматора 3 соединены соответственно с входами первого и второго знаковых разрядов сдвигового регистра 2 множителя, "выход триггера 7 соединен с входом установки в ноль триггера 6.Устройство работает следующим образом.Перед выполнением умножителя в регистре 1 множимого хранится множимое,...