Устройство для сопряжения центрального процессора с группой арифметических процессоров

СООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИИ И ОТНРЫТИЙ(71) Ленинградский электротехнический институт им, В.И.Ульянова (Ленина)(56) Электроника, 1980, В 10, с,49,фиг.5.Авторское свидетельство СССРВ 1254495, кл. С 06 Р 13/00,10.11.84,(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЦЕНТРАЛЪНОГО ПРОЦЕССОРА С ГРУППОЙ АРИФМЕТИЧЕСКИХ ПРОЦЕССОРОВ(57) Изобретение относится к областивычислительной техники и может быть использовано при построении высокопроизводительных вычислительных систем в качестве средства сопряженияцентрального процессора с арифметическими процессорами. Основной задачейизобретения является повышение производительности вычислительной системы за счет обеспечения распараллеливания вычислительного процесса,Устройство состоит из блока управления,блока формирования последовательности Аункций, блока памяти, регистравозврата в программу, регистра кодаоперации, регистра адреса, регистраномера, дешифратора, триггера, элемента ИЛИ, двух элементов И. 1 з.п,ф-лы, 11 ил 1 табл.3 288704 Я ПП Ггп Составитель С.Пестмал,Техред Л.Олейник Корректор И.Пожо ктор Н,Бабков Заказ 7810/4ВНИИПИ по1303 д.4/5 Производственнб-полиграфическое предприятие, г.ужгор л,Проектная,Тираж 673 Государственного к лам изобретений и Москва, Ж, Рау Подписномитета СССРткрытийская наб.128870Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных вычислительных систем (ВС) в качестве средства сопряжения центрального процессора (ЦП) с арифметическими процессорами (АЦ)Цель изобретения - повышение производительности вычислительной системы за счет обеспечения распаралле ливания вычислительного процесса.На фиг.1 представлена блок-схема устройства; на фиг,2 - блок-схема " ЦП; на фиг.3 - блок-схема АП; на фиг.4 - схема блока памяти; йафиг.5-15 блок-схема регистрации возврата в программу; на фиг.б - схема блока формирования последовательности функций; на фиг.7 - блок-схема регистра кода операции; на фиг.8 - блок-схема регистра. номера; на фиг.9 - блоксхема регистра адреса; на фиг.10 - схема блока микропрограммного управления; на фиг.11 - временная диаграм 25 ма перехода в основную программу. Устройство содержит (фиг.1) ЦП 1,АП 2, регистр 3 возврата в программу, блок 4 памяти, регистр 5 кодаоперации, регистр 6 адреса, блок 7 ЗОформирования последовательности функций, элемент ИЛИ 8, регистры 9 номера, первый элемент И 10, триггер11, дешифратор 12, второй элементИ 13, блок микропрограммного управления (БУ) 14, шину 15 адреса, шину16 данных, выход "Чтение ЦП" (Чт ЦП)17, выход "Запись ЦП" (Зп ЦП) 18,вход Готовность ЦП" (Гт 11 П) 19,вход "Запрос захвата ЦП" (ЗЗх ЦП) 4020, выход "Подтверждение захвата ЦП"(Нс АП) 23, вход "Выборка кристаллаАП" (ВК АП) 24, вход "Чтение АП" (Чт 45АП) 25, выход "Запись АП" (Зп АП) 26,выход "Конец выполнения АП" (КВ АП)27, вход "Запуск А" 28, вход разрешения выборки внешней памяти программы (РВв ПП) 29, вход записй ВПП (Зп 50ВПП) 30, вход "Чтение ВПП" (Чт ВПП)31,В качестве ЦП 1 в устройстве можетбыть применен, например, микропроцес.сор (МП). ЦП 1 (фиг.2) содержит буфер 32 адреса, буфер 33 данных, блок34 регистров, внутреннюю магистраль35, арифметикологическое устройство 36, блок 37 управления, блок 4 238 управления обменом, блок 39 синхронизации,АП 2 (фиг.3) содержит операционный блок 40, сумматор 41, блок 42управления, первую комбинационнуюсхему 43, триггер 44 неисправности,счетчик 45 ошибок, вторую комбинационную схему 46.Блок 4 памяти (фиг.4) содержитпервый 47 и второй 48 коммутаторы,шинный формирователь 49, элемент НЕ50, группу элементов И 51, элементИЛИ 52, ассоциативное запоминающееустройство (АЗУ) 53, состоящее издешифратора 54, регистров 55, элементов 56 сравнения, шифратора 57,оперативного запоминающего устройст-.ва (ОЗУ) 58,Регистр 3 возврата в программу(фиг.5) содержит 59 и второй 60 элементы И, элемент НЕ 61, многорежимныйбуферный регистр (МБР)62,Блок 7 формирования последовательности функций (фиг,б) содержитрегистры общего назначения (РОН) 63.первый элемент И 64, первый 65 ивторой 66 элементы задержки, второйэлемент И 67, первый 68 и второй69 счетчики, первый 70 и второй 71элементы НЕ, элемент 72 сравнения,триггер 73, третий и четвертый элементы И 74,Регистр 5 кода операции (фиг.7) содержит элемент НЕ 75, МБР 76;элемент 77 задержки, элемент И 78,Регистр 9 номера (фиг.8) содержит регистр 79, элемент 80 задержки, элемент И 81.Регистр 6 адреса (фиг9) содержит первый 82 и второй 83 и третий 84 элементы задержки, элемент И 85, первый 86, второй 87, третий 88 и четвертый 89 счетчики, первую 90 и вторую 91 буферные схемы, четвертый 92 и пятый 93 элементы задержки, элемент И-ИЛИ 94.БУ 14 (фиг,10) содержит память 95 микрокоманд, регистр 96 микро- команд (РМК), счетчик 97 микрокоманд, первый элемент И 98, второй и третий элементы И 99, элемент И 100, триггер 101, генератор 102 тактовых импульсов, пятый и шестой элементы И 103, седьмой элемент И 104, элемент И-ИЛИ 105, второй триггер 106, элемент ИЛИ 107, элемент НЕ 108.В основе построения предлагаемого устройства лежит принцип модуль 12887ного представления программного иаппаратного обеспечения ВС. Под модулем (программным или аппаратным)понймается объект, обладающий функциональной завершенностью, реализующей конечное число функций соответственно программным или аппаратнымпутем.В устройстве в качестве аппаратного модуля используется АП, который, в случае реализации несколькихвычислительных операций, выступаеткакмногофункциональный аппаратныймодуль. При этом для обработки информации АП должен получить входные 15данные той или иной операции и кодоперации в соответствии с требованиями алгоритма решаемой задачи. Поокончании процесса вычисления АПвьдает обработанные данные как результаты, Как правило, АП подключаются к ЦП в качестве дополнительных периферийных устройств, функционирование которых происходит по инициативе и под управлением ЦП. 25Программные модули оформляются ввиде подпрограмм, представляющихединый механизм, которому передается управление программой и от которого возвращается управление программе. Подпрограмма также должнаполучить. некоторые входные данные ивыдать результаты, Обращение к подпрограмме осуществляется путем указания ее имени в команде вызова под- З 5программы, Имя подпрограммы (меткав поле ассемблерной строки) ассоциируется с адресом той ячейки памяти,в которой размещается первый байткоманды подпрограммы, Выход из подпрограммы происходит по командевозврата, являющейся заключительнойкомандой подпрограммы,Следует подчеркнуть, что устройст во используется в ВС, в которых обмен данными производится через программную память, те. доступ к данным возможен всем обрабатывающим модулям системы, 50Предлагаемое устройство в составе ВС осуществляет "перехват" и передачу в АП 2 тех арифметических ,функций, на эффективное выполнение которых ориентированы АП 2 и которые в однопроцессорной системе реализуются программными средствами, с последующей передачей входных данных в АП 2,и вьдачей результатов в нужную 04 4область ЦЛ, Устройство делает возмож" ным распараллеливание вычислительного процесса на заданном классе задач.Для пояснения принципа действия устройства необходимо предварительно рассмотреть организацию составляющих его блоков. Центральным блоком устройства является блок 4 памяти (фиг.4), предназначенный для определения конфигурации ВС. Блок 4 постро. ен в виде памяти/каталога на основе АЗУ и функционирует в двух режимах: настройки и рабочем.В режиме настройки блока 4 производится формирование коммутационной матрицы ВС из меток аппаратно-реализуемых функций и информационно-управляющих слов АП 2. При этом в регистры 55 записывают метки подпрограммы, имеющие эквивалентную реализацию в аппаратном исполнении на АП 2, а в ячейки ОЗУ 58 - информацию, необходимую АП 2 для обработки функций и обмена с ПП: начальные адреса входных данных, начальные адреса выходных данных, код операции, номер АП, длину обрабатываемого слова (например, в байтах), длину результата. Запись производится под управлением ЦП 1, причем таким образом, что имеет место взаимно однозначное соотношение между меткой К-й подпрограммы, помещаемой в К-й регистр 55, и содержимым К-й ячейки ОЗУ 58. Изменяя определенным образом разрядность полей ОЗУ 58, а также объем АЗУ 53 в целом, можно получить требуемое количество аппаратно-реализуемых функций в АП 2, включаемых в ВС, а также необходимую длину обрабатываемых слов.Запись в К-й регистр 55 и К-ю ячейку ОЗУ 58 осуществляется следу-ющим образом. На шину 15 адреса ЦП 1 устанавливает адреса, соответствующие К-му регистру 55 и К-й ячейке ОЗУ 58,нашину 16 данных подаются метка К-й подпрограммы и соответствующие начальный адрес входных данных, начально ный адрес выходных данных, код К-й операции, номер АП, длина входного слова, длина выходного слова. Сигналом с выхода Зп ЦП 18 происходит переключение первого коммутатора 47, второго коммутатора 48 и шинного формирователя 49 в режим настройки, При этом шина 15 адреса коммутирует5 1288704 6 ся с дешифратором 54 и адресными вхо.дами ОЗУ 58, шина 16 данных коммутируется с регистрами 55 и инАормационными входами-выходами ОЗУ 58.Этим же сигналом с выхода Зп ЦП 18производится запись К-й метки подпрограммы в К-й регистр 55 (дешифратор 54 открывает входы К-го регистра 55) и соответствующей инАормациив К-ю ячейку ОЗУ 58 (сигнал с выхода 10Зп ЦП 18 поступает на вход "Запись"и "Разрешение выборки" ОЗУ 58). Осуществляя перезапись коммутационнойматрицы, можно переориентироватьустройство на обработку требуемого 15количества прикладных программ.Процесс настройки блока 4 значительно упрощается в связи с требованиями к оАормлению специАикаций длякаждой подпрограммы, В этих специАи кациях указывается, где находятсяданные (адреса входных данных), обрабатываемые подпрограммой; где размещены результаты (адреса выходныхданных), полученные при выполнении 25 подпрограмм.Кроме того, во многих ассемблерахимеются специальные средства, облегчающие работу программиста с подпрограммами. Ассемблер, дает возможность 30 транслировать подпрограмму отдельно.Затем он собирает инАормацию обо всехссылках на подпрограмму в основнойпрограмме и передает ее специальнойпрограмме-загрузчику, которая заменяет эти ссыпки адресами,40 55 В рабочем режиме блока 4 второй коммутатор 48 подключает шину 15 адреса к инАормационным входам регистров 55 и первым входам (входам А)1 элементов 56 сравнения. Выходы шиАратора 57 в рабочем режиме открыты. По.скольку вторые входы (входы В) элементов 56 сравнения соединены с выходами регистров 55, то при по туплении на первые входы элементов 56 сравнения с шины 15 адреса кода, равного содержимому К"го регистра 55, на выходе К-го элемента 56 сравнения появляется сигнал, который поступает на прямой вход одного из элементов И 51. Если на инверсном входе этого же К-го элемента И 51 нет сигнала с выхода Нс АП 23, то сигнал с К-го элемента 56 сравнения переключает элемент ИЛИ 52 в единичное состояние. Сигнал с К-го элемента 56 сравнения поступает также на один из входов шийратора 57, на выходе которого устанавливается код соответствующий адресу К-й ячейки ОЗУ 58.Сигнал с выхода элемента ИЛИ 52 производит переключение первого коммутатора 47 и шинного Аормирователя49 таким образом, что они подключают соответственно выходы шиАратора 57с адресными входами ОЗУ 58 и инАормационные входы-выходы ОЗУ 58 свходом блока 7. Этот же сигнал с выхода элемента ИЛИ 52 подается на вход"Чтение" и "Разрешение выборки" ОЗУ58, чем осуществляется выборка содержимого К-й ячейки ОЗУ 58 в блок7. Расчеты показывают, что времени,в течениекоторого на шине, 15 адреса присутствует адрес ячейки ПП (дляМП К 580 в течение 1-3 тактов, равных1,5 мкс при тактовой частоте 2 МГц),достаточно для выявления обращенияк аппаратно-реализуемой Аункции ивыборки содержимого К-й ячейки ОЗУ58 в блок 7,Таким образом, после настройки блок 4 памяти содержит метки аппаратно-реализуемых Аункций и инАормационно-управляющие слова АП 2, что Аиксирует конАигурацию ВС,Остальне узлы устройства несут следующую Аункциональную нагрузку. В процессе обработки информации в ВС устройство выявляет обращение к аппаратно-реализуемым Аункциям, передает их в соответствующие АП 2 и осуществляет обратный переход,в основную программу. Организация аппаратного перехода в основную программу происходит следующим образом. Сигнал с выхода элемента ИЛИ 52 доступает на инверсный вход первого элемента И 59 регистра 3 (Аиг.5). Прямой вход элемента И 59 соединен с выходом ВС, управляющим разрешением выборки ПП (обычно это 15-й разряд шины 15 адреса), В результате происходит блокировка ВПП. А припоявлении сигнала с выхода Чт ЦП 17 на шину 16 данных поступает код команды выхода из подпрограммы из МЕР 62, внутри которого код команды появляется при включении питания на устройство. Сброс блокировки ВПП и команды выхода из подпрограммы происходит при исчезновении сигнала с вьхода элемента ИЛИ 52, Временная диаграмма (Аиг.11) поясняет организацию1288704 8в регистре 9 - номера АП. Соответствующим образом функционирует и триггер 73: при записи его едйничный выход устанавливается в единичное состояние, нулевой - в нулевое, а при чтении - наоборот единичный выход устанавливается в нулевое состояние, нулевой - в единичное. аппаратного перехода в основную про грамму.Следует отметить, что АЗУ 53, вь , полненное на современной элементнои базе, имеет очень малое время сраба тывания (порядка 50-70 нс), что позволяет в 1-3 тактах машинного цикла МП произвести необходимые действия для перехода в основную программуИПри распараллеливании вычислительного процесса, когда К-й АП 2 обрабатывает функцию, а ЦП 1 выполняет основную программу, может возникнуть очередное обращение к аппаратно-реализуемой функции, которое потребу. ет доступ к соответствующему АП 2, В этом случае необходимо формировать очередь аппаратно-реализуемых функции, которая потребует доступ к 20 соответствующему АП 2. В этом случае необходимо формировать очередь аппаратно-реализуемых функций, что обеспечивается этим ст ойством,25Основным блоком, используемым для распараллеливания вычислительного процесса, является блок 7 (фиг.б), выполненный по прицнипу памяти магазинного типа на базе, например, БИС 3 О РОН 63, БИС РОН 63 является двухадресной памятью общего назначения, путем наращивания которой можно до. биться требуемой разрядности хранимой информации. Наличие двух независимых адресных и информационных входов в БИС позволяет в асинхронном режиме осуществлять запись (по первому входу) и чтение (по второму. входу) необходимой информации, При появлении сигнала с выхода элемента ИЛИ 52 на входах "Запись." (Зп) и "Разрешение выборки" (РВ) РОН 63 разрешается запись начального адреса входных данных, начального ад реса выходных данных, кода операции, номера АП, длин слов с выхода шинного формирователя 49 в РОН 63 по адресу, определяемому первым счетчиком 68. Тем самым формируется очередь а 1 паратно-реализуемых функций. А при наличии сигналов из БУ 14 на входах РОН 63 "Чтение" (Чт) и РВ осуществляется выборка содержимого РОН 63 (очереди аппаратно-реализуемых функций) по адре су, укаэанному вторым счетчиком 69, в регистре 5 - кода операции, в регистре 6 - адресов и длин слов,При подаче питания на устройствопроизводится сброс (обнуление) счетчиков 68, 69 и триггера 73. Послекаждого обращения (записи или чтении) вначале происходит обращениек РОН 63 по старому адресу, а затемнаращивание адреса на единицу (элементы 65 и бб задержки имеют задержку на время выборки содержимого одного регистра), После адресации кпоследнему регистру происходит сброссоответствующего счетчика в нуль.На выходе элемента 72 сравненияединичный сигнал устанавливается вдвух случаях, когда очередь функцийпуста и когда очередь переполнена,В первом случае исчезает сигнал навыходе четвертого элемента И 74 (соответственно и на входе БУ 14), наединичном входе триггер 101 (фиг. 10),после чего происходит останов БУ 14,Во втором случае этот сигнал с выхода третьего элемента И 74 поступаетна вход элемента ИЛИ 8 (фиг, 1) и затем на вход ЗЗх ЦП 20, тем самымприостанавливая выполнение основнойпрограммы ВС. Таким образом, "длина"очереди функций связана с "глубиной"памяти магазинного типа, которая определяется характером алгоритма и составом аппаратных средств ВС,Сигнал из БУ 14, поступающий на входы Чт, РВ РОН 63, поступает также на входы регистров 5 и 9. Этот сиг-: нал вначале обнуляет содержимое ХБР 76 (фиг.7) и регистра 79 (фиг.8). Элементы 77 и 80 задержки имеют задержку на время сброса МБР 76 и регистра 79. Затем сигнал поступает на их входы С, чем разрешается запись кода операции в ИБР 76 и номера АП в регистр 79 по информационным входам с выхода блока 7, Сигнал из БУ 14, поступающий на вход элемента НЕ 75, открывает выходы регистра 5в результате чего содержимое последяего подается на вход КО АП 22, Содержимое регистра 9 (номер АП 2) подается на вход дешифратора 12,9 128Предлагаемое устройство позволяет гибко наращивать структуру ВС арифметическими процессорами с передачей им соответствующих функций, Дпя связи с остальными АП 2 соответствующие выводы дешифратора 12 (фиг.1) соединены с их входами ВК АП 24. Сигналы и информация, необходимь 1 е для функционирования остальных АП выведены из устройства на соответствующие входы-выходы АП 2 (на фиг, 1 выводы показаны в виде косых линий на общую шину). Инициализация конкретно го АП 2 определяется содержимым РН ,9 (номер АЛ 2),Сигнал из БУ 14, поступающий на ,входы Чт, РВ РОН 63, поступает также на вход регистра 6 (на элемент 82 задержки и элемент И 85,фиг,9), При этом вначале производится обнуление счетчиков 86 - 89, затем запись данных в них с выхода блока 7 по информационным входам. Элемент 82 задержки имеет задержку на время сброса (обнуления) счетчиков 86 - 89. В первый счетчик 86 записывается начальный адрес входных данных, во второй счетчик 87 - начальный адрес выходных данных, в третий счетчик 88 - длина входных данных, в четвертый счетчик 89 - длина выходных данных, При поступлении сигналов из БУ 14 (с выхода первой группы элементов И 99) открываются буферные схемы 90 и 91 с тремя состояниями, При этом содержимое первого счетчика 86 или второго счетчика 87 поступает на шину 15 адреса, При отсутствии сигналов из БУ 14 буферные схемы 90 и 91 находятся в состоянии высокого сопротивления. Элементы 83 и 84 задержки (с задержкой на время выборки содержимого счетчиков 86 - 89) передают сигналы на счетные, входы счетчиков 86 - 89 после выборки их содержимого. Таким образом, при каждом обращении к счетчикам их содержимое увеличено на единицу (для счетчиков 86 и 87) и уменьшено на единицу (для счетчиков 88 и 89). При равенстве нулю содержимого счетчиков 88 и 89 на .их выходах появляется сигнал, поступающий через элемент И-ИЛИ 94 на вход узла 98 БУ 14, чем прекращается обращение к ВПП. Элементы 92 и 93 задержки имеют задержку на время выборки очередной микрокоманды из памяти 95 микрокоманд (фиг.10).8704 20 На вход БУ поступают также сигналы с выходов ПЗх ЦП 21, регистра З 6, блока 7, КВ АП 27, определяющиевремя выборки очередной микрокоманды. В БУ используется система с жесткой .последовательностью микрокомандв унитарных кодах (каждому разряду 35 микрокоманды сопоставляется управляющий сигнал БУ 14). Работу БУ поясняет таблица, представляющая собойпоследовательность и кодировки микрокоманды М 12 (расшивку), находящих 40 45 50 55 5 10 15 25 10Управляет работой всех блоков устройства в активном режиме БУ 14 (фиг,10). В качестве синхронизирую- щего элемента БУ использует двухтактный генератор 102 импульсов, синхросигналы с которого поступают на узлы БУ после появления сигнала с выхода блока 7 (второго элемента: И группы элементов И 74, фиг,6), на единичный вход триггера 101. Этот сигнал означает, что очередь аппаратно-реализуемых функций не пуста. С выхода элементов И 103 тактовые импульсы поступают: первый - на вход "Разрешение записи" регистра 96 и элементы И 99, второй - на элемент 104. По первому синхроимпульсу производится запись и выдача управляющих сигналов из регистра 96 на внутренние узлы БУ и узлы устройства. По второму син,хроимпульсу происходит прибавление единицы к содержимому счетчика 97 и выборка микрокоманды из памяти 95 микрокоманд, Причем первоначальный сброс счетчика 97 производится при включении питания на устройство. ся в памяти 95 микрокоманд,Разряды МК поступают: ХО на узел98; Х 1 на единичные входы триггера11 и триггера узла 98; Х 2 на нулевойвход триггера узла 98; ХЗ на входырегистра 5, регистра 6, блока 7,регистра 9 (чтение РОН 63); Х 4 навход дешифратора 12; Х 5 на вход второго элемента И группы элементовИ 99 (входы Чт ПП 31, регистра 6);Х 6 на входы регистра 5, Запуск АП28; Х 7 на вход первого элемента Игруппы элементов И 99 (Зп ПП 30, регистр 6); Х 8 на вход счетчика 97 ивход элемента И 100,При наличии единицы в нулевом разряде МК БУ находится в режиме "Ожи 11дание до прихода одного из внешнихсигналов на узел 98. При нулевом со11 1288704стоянии этого разряда в очередном Ф о р м у л а такте производится прибавление единицы в счетчик 97 и выборка очередной 1. Устройс МК из памяти 95 микрокоманд в ретрального про гистр 96.метических пр 12изобретения БУ 14 работает следующим образом,При включении питания на устройство на выходе регистра 96 появляетсянулевая МК, Нулевая МК устанавливается на выходе регистра 96 после каждого цикла работы БУ, равного обработке одной функции в АП 2. При поступлении сигнала от блока 7 (с выходавторого элемента И группы элементовИ 74) на единичный вход триггера101 на выходе регистра 96 появляетсяпервая МК, которая производит чтениесодержимого одного из РОН 63 в соответствующие блоки устройства: кода 2 роперации в регистр 5, начальные адреса данных и длин слов в регистр 6,номер АП в регистр 9. При появлениисигнала от блока 7 (с выхода элемента И 67) на входе узла 98 производит 25ся выборка второй МК, по которойпереключаются в единичное состояниетриггер 11 и триггер узла 98, что.соответствует запросу захвата шинЦП 1. Сигнал с выхода ПЗх ЦП 21 30производит выборку третьей МК, покоторой сбрасывается в нуль триггер узла 98 и осуществляется передача данных из ВПП в соответствующийАП 2, Появление сигнала от регистра 6 (с выхода элемента И-ИЛИ 94)свидетельствует об окончании передачи входных данных в АП 2 и производит выборку четвертой МК, с помощью которой происходит запись в АП 4 р2 кода операции и запуск процессавычисления функции в АП 2, ЗатемБУ ожидает окончание вычисленияэтой Функции в АП 2 - выполняетсяпятая МК, При появлении сигнала свыхода КВ АП 27 происходит выборкашестой МК, по которой БУ вновь производит запрос захвата шин ЦП 1. Сигнал с выхода ПЗх ЦП 21 производитвыборку седьмой МК, с помощью которой осуществляется выдача результата вычисления из АП 2 в ВПП, Сигналс выхода регистра б прекращает передачу данных и выбирает восьмуюМК, которая сбрасывает в нуль счетчик 97, и, если нет сигнала с выхода блока 7 - триггер 101, что останавливает БУ. В противном случаецикл повторяется,тво для сопряжения ценцессора с группой арифоцессоров, содержащее блок микропрограммного управления, регистр возврата в программу, блок памяти, регистр кода операции, регистр адреса, дешифратор, регистр номера, триггер, элемент ИЛИ, два элемента И, причем вход чтения регистра возврата в программу подключен к выходу чтения центрального процессора, первый информационный выход блока памяти соединен с входом записи регистра возврата в программу и подключен к входу готовности центрального процессора, выход элемента ИЛИ подключен к входу запроса захвата центрального процессора, первый вход логических условий блока микропрограммного управления подключен к выходу подтверждения.захвата центрального процессора, информационный выход регистра кода операции подключен к входам кода операции арифметических процессоров группы, вход чтения блока памяти подключен к выходам неисправности арифметических процессоров группы, выход дешифратора соединен с первыми входами первого и второго элементов И и подключен к входам выборки арифметических процессоров группы, выходы первого и второго элементов И подключены соответственно к входам чтения и записи арифметических процессоров группы, второй вход логических условий блока микропрограммного управления подключен к выходам конца выполнения операции арифметических процессоров группы, первый выход блока микропрограммного управления соеди- нен с входом чтения регистра кода операции и подключен к входам эапуска арифметических процессоров группы, первый информационный вход блока памяти подключен к информационному входу-выходу центрального процессора, информационному входу-выходу внешней памяти программ и информационным входам-выходам арифметических процессоров группы, информационный вход регистра возврата в программу, первый информационный выход регисгра адреса, адресный вход блока памяти подключены к адресному выходу центрального процессора и адресному входу внешней памяти программ, втОрой1 Э 12887 информационный выход регистра возврата в программу подключен к входу разрешения выборки внешней памяти программ, второй выход блока микропрограммного управления соединен с первым входом чтения регистра адреса, вторым входом второго элемента И подключен к входу чтения внешней памяти программ, третий выход блока микропрограммного управления соединен 10 с вторым входом чтения регистра адреса, вторым входом первого элемен та И и подключен к входу записи внешней памяти программ, при этом четвертый выход блока микропрограм много управления соединен с входами записи регистра номера, регистра кода операции и регистра адреса, второй информационный выход регистра адреса соединен с нулевым входом тригге ра и третьим входом логических условий блока микропрогРаммного управления, пятый выход которого соединен с единичным входом триггера, выход которого соединен с первым входом элемента ИЛИ, шестой выход блока микропрограммного управления соединен с тактовым входом дешиАратора, информационный вход которого соединен с выходом регистра номера, о т л и - З 0 ч а ю щ е е с я тем, что, с целью повышения производительности, в него введен блок Аормирования последовательности Аункций, причем второй вход элемента ИЛИ соединен с выходом 35 запроса блока Аормирования последовательности Аункций, группа выходов запуска которого соединена с группой входов логических условий блока микропрограммного управления, четвертый 40 выход которого соединен с входом чтения блока Аормирования последовательности функций, инАормационный вход которого соединен с вторыми инйормационными выходами блока па мяти, первый информационный выход которого соединен с входом записи блока Аормирования последовательности функций, инАормационный выход которого соединен с информационными входами регистра адреса, регистра номера и регистра кода операции,причем блок формирования последовательности функций содержит регистр,два счетчика, триггер, два элемента задержки, элемент сравнения, четыре элемента И, два элемента НЕ, причем информационный вход регистра является информационным входом блока Аор 04 14мирования последовательности функций,вход первого элемента НЕ соединен свходом первого элемента задержки,с первым входом первого элемента Ии является входом записи блока Аормирования последовательности Аункций, второй вход первого элемента Исоединен с первым входом второго элемента И и является входом чтенияблока формирования последовательности функций, информационный выходрегистра является инАормационнымвыходом блока Аормирования последовательности Аункций, выход третьегоэлемента И является выходом запросаблока Аормирования последовательностиАункций, выходы второго и четвертогоэлементов И образуют группу выходовзапуска блока формирования последовательности Функций, при этом в блокеАормирования последовательности функций выход первого элемента НЕ соединен с входом записи регистра, первыйадресный вход которого сдединен спервым входом элемента сравнения и свыходом первого счетчика, счетныйвход которого соединен с выходомпервого элемента задержки и единичным входом триггера, единичный выходкоторого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом элемента сравнения и с первым входом четвертогоэлемента И, второй вход которого соединен с нулевым выходом триггера,нулевой вход которого соединен с выходом второго элемента задержки и сосчетным входом второго счетчика, выход которого соединен с вторым входом элемента сравнения и вторым адресным входом регистра, вход чтениякоторого соединен с выходом второгоэлемента НЕ, вход которого соединенс выходом первого элемента И, с входом второго элемента задержки и входом второго элемента И,12, Устройство по п,1, о т л и - ч а ю щ е е с я тем, что блок микропрограммного управления содержит память микрокоманд, регистр микро- команд, счетчик микрокоманд, два триггера, генератор импульсов, элемент И-ИЛИ, семь элементов И, элемент ИЛИ, элемент НЕ, причем первый вход первого элемента И является первым входом блока, первый и второй входы элемента И-ИЛИ являются вторым и третьим входами блока соответственИК ХО Х 1 Х 2 ХЗ Х 4 Х 5 Х 6 ХУ Х 8 0 О 0 О О 0 О О О О 1 О О 1 0 0 О 0 0 0 О О 0 0 О О 1 О 1 О 1 1 О 0 О 0 О 1 0 1 О О О О О 0 О О .0 О О 0 О О О . О 0 О 1 0 1 О 1 1 1 О 0 О 0 О 0 О О О О 0 О 0 15 1288704 36 но, третий вход элеменТа И-ИЛИ и еди- рым входом четвертого элемента И и ничный вход первого триггера образуют нулевым входом счетчика микрокоманд, группу. входов блока, первый, второй, выход которого соединен с адресным третий выходы регистра микрокоманд входом памяти микрокоманд, инйормаобразуют первый, четвертый, шестой 5 ционный выход которого соединен с выходы блока соответственно, выходы информационным входом регистра миквторого и третьего элементов И явля- рокоманд, шестой выход которого соются вторым и третьим выходами бло- единен с нулевым входом второго ка управления соответственно, четвер- триггера, выход которого соединен тый выход регистра микрокоманд соеди О с вторым входом первого элемента И,Иеи с единичным входом второго триг- выход которого соединен с четвертым гера и является пятым входом блока, входом элемента И-ИЛИ, выход котопри этом в блоке едИничный вход пер- роГо соединен с первым входом эле вого триггера соединен с первым вхо- мента ИЛИ, выход которого соединен дом четвертого элемента И, выход ко с первым входом седьмого элемента И,торого соединен с нулевым входом пер- выход которого соединен со счетным вого триггера, выход которого соеди- входом счетчика микрокоманд, второй нен с первым входом пятого элементавход элемента ИЛИ соединен с выходом И и первым входом шестого элемента И, элемента НЕ, вход которого соединен второй вход которого соединен с пер .с пятым, щестым, седьмым, восьмым вым выходом генератора импульсов,входами элемента И-ИЛИ и с седьмым второй выход которого соединен с вто- . выходом регистра микрокоманд,восьмой рым входом пятого элемента И, выход и девятый выходы которого соединены которого соединен с первыми входами с вторыми входами второго и третье- второго и третьего элементов И и вхо; го элементов И соответственно, выход дом записи регистра микрокоманд, пя- шестого элемента И соединен с втотый выход которого соединен с вто- рым входом седьмого элемента И.