Устройство для распределения ресурсов памяти в вычислительном комплексе

05 1 12887Изобретение относится к вычислительной технике, в частности к устройствам управления, и может быть использовано для управления многобуферным. обменом с памятью в вычислительных 5 комплексах.Цель изобретения - расширение функциональных возможностей за счет управления буферным обменом в вычислительном комплексе.10На чертеже представлена структурная схема устройства.Устройство содержит генератор 1 импульсов, счетчик 2, блок 3 памяти, коммутатор 4, первый 5, второй 6, и третий 7 дешифраторы, первый 8, второй 9 и третий 10 регистры, первый 11 и второй 12 триггеры, группу счетчиков 13, формирователь 14 импульсов, элемент 15 запрета, первый 1620 и второй 17 элементы задержки, первый 18 и второй 19 блоки элементов ИЛИ, первый 20, второй 21, третий 22 и четвертый 23 блоки элементов И, первый 24 и второй 25 элементы И,25 первую 26 и вторую 2 группы блоков элементов И, блок 28 элементов ИЛИ, Ьлок 29 регистров, выход 30 задания номера блока вычислительного комплекса, выход 31 старших разрядов дискриптора вычислительного комплекса, выход 32 запуска вычислительного комплекса, выход 33 кода открепленного буфера вычислительного комплекса, выход 34 младших разрядов дис криптора вычислительного комплекса, вход 35 младших разрядов дискриптора вычислительного комплекса, вход 36 готовности вычислительного комплекса, вход 37 старших разрядов дискриптора вычислительного комплекса. Устройство работает следующим образом,В исходном состоянии регистры 8 - 5 10, триггеры 11 и 12, счетчик 2 обнулены, в регистрах 29 хранятся коды номеров блоков, 1-й (д=1,п) счетчик 13 обнулен, если -й буфер не находится в обмене. 50С выхода 30 вычислительногокомплекса (ВК) в регистр 8 записывается код 3 номера блока (параметра операции записи или чтения при многобуферном обмене), с выхода 31 ВК в регистр 9 записывается код старших разрядов дискриптора, с выхода 32 ВК поступает импульс запуска, который устанавливает триггер 11 в единичное состояние. При этом на 3-и выходе дешифратора 5 появляется сигнал, который разрешает подключение инверсных выходов 1-го счетчика 13 к второму входу 3-го блока 26 элементов И. Если 3-й счетчик 13 находится в нулевом состоянии, то на выходе формирователя 14 появляется сигнал, который разрешает выдачу кода номера 3 блока из 3-го регистра 29 в регистр 10 (код младших разрядов дискриптора), а затем выдачу кода дискриптора из регистров 9 и 10 на вход 35 ВК. При этом также регистры 8 - 10, триг. - геры 11 и 12 и счетчик 2 устанавливаются в нулевое состояние, сигнал с выхода элемента 17 задержки поступает на вход готовности ВК, содержимое 3-го счетчика 13 увеличивается на единицу, т,е. 3-й буфер захватывается для обмена.Если содержимое 1-го счетчика 13 не равно нулю, то нулевой сигнал с выхода формирователя 14 разрешает прохождение задержанного элементом 16 импульса запуска через элемент 15 запрета и установку в единичное состояние триггера 12, При этом с помощью счетчика 2 и генератора 1 проводится последовательный анализ содержимого счетчиков 13 до тех пор, пока не найден -й счетчик 13, содержимое которого равно нулю. Далее работа устройства аналогична процессу, описанному для случая -го счетчика 13. С выхода 33 ВК поступает импульсный код 1 номера открепленного буфера, в результате чего 1-й счетчик 13 обнуляется,Таким образом, устройство формирует в качестве результата дискриптор с соответствующим математическим адресом, описывающим информационную часть выявленного для обмена буфера. Формула изобретения Устройство для распределения ресурсов памяти в вычислительном комплексе, содержащее счетчик, первый дешифратор, блок памяти, коммутатор, генератор импульсов, первый триггер, первый и второй блоки элементов И, группу счетчиков, первый регистр, первый блок элементов ИЛИ, первый элемент И, группу блоков элементов И, причем вход младших разрядов дискриптораз 12887 памяти устройства соединен с информационным входом блока памяти, выход которого подключен к информационному входу коммутатора, первый, второй входы и выход первого элемента И соединены соответственно с выходами первого триггера, генератора импульсов и со счетным входом счетчика, вход задания режима устройства подключен к информационному входу перво- О го регистра, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет управления буферным обменом в вычислительном комплексе, в него введены второй 15 и третий дешифраторы, второй и третий регистры, второй триггер, формирователь импульсов, элемент запрета, первый и второй элементы задержки, второй блок элементов ИЛИ, третий и 20 четвертый блоки элементов И, второй элемент И, причем выход первого блока элементов И подключен к входу первого дешифратора, выход первого регистра соединен с первым входом первого блока элементов И, выход которого подключен к первому входу первого блока элементов ИЛИ, вход запуска устройства подключен к единичному входу второго триггера и к входу 30 первого элемента задержки, выход которого подключен к информационному входу элемента запрета, вход старших разрядов дискриптора памяти устройства подключен к информационному входу второго регистра, выход которого соединен с первым входом второго блока элементов И, выход которого соединен с выходом старших разрядов дискриптора памяти устройства, выход формиро вателя импульсов подключен к входу второго элемента задержки, к первому входам третьего и четвертого блоков 05элементов И, к второму входу второгоблока элементов И, к управляющемувходу коммутатора и к управляющемувходу элемента запрета, выход которого соединен с единичным входом первого триггера, выход второго элементазадержки подключен к входам сбросасчетчика, первого, второго и третьего регистров, первого и второго триггеров и к выходу готовности устройства, выход счетчика соединен с вторым входом первого блока элементовИЛИ; выход третьего регистра подключен к второму входу третьего блокаэлементов И, выход которого соединен с входом младших разрядов дискриптора памяти устройства, вход кода маски буфера устройств подключенк входу второго дешифратора, выходыкоторого подключены к входам сбросасоответствующих счетчиков группы,.инверсные выходы которых подключенык первым входам соответствующих блоков элементов И группы, вторые входыкоторых подключены к выходам первогодешифратора, выходы блоков элементови группы подключены к входам второгоблока элементов ИЛИ, выход которогосоединен с соответствующим входомвторого элемента И, выход которогоподключен к входу формирователя импульсов, выход коммутатора подключенк информационному входу третьего регистра и к второму входу четвертогоблока элементов И, выход которогосоединен с входом третьего дешифратора, выходы которого подключены к счетным входам соответствующих счетчиковгруппы, выход первого дешифратораподключен к второму информационномувходу коммутатора, выход второготриггера подключен к второму входупервого блока элементов И,1288705 оставитель С.Бурухинехред Л.Олейник Корректор А.Зимокосов актор Н.Бобко каз 7810/4 Тираж 6 ВНИИПИ Государс по делам из 113035, Москва, оизводственно-полиграфическ 3 Подписн венного комитета ССС бретений и открытий Ж, Раушская наб.,едприятие, г.Ужгород, ул Проектная,