Устройство для определения характеристик сетей

СОЮЗ СОВЕТСНИХСОЦИАЛ ИСТИЧЕСНРЕСПУБЛИН 50 4 С 06 Р 15/ ПИСАНИЕ ИЗОБРЕТЕНА ВТОРСНОМУ СВИДЕТЕЛЬСТВУ 13," ,ц ВИБДЮ о 7,"у/20, 1982.ДЕЛЕНИЯ ХА я к вычисли ыть исполь зовано устрой задач зобра ункци хожд начал ь ранних них сроков сверше злов иройстеи, воб ных резервов ветвеи.ержит блок управлениярования топологии сет блок и, блокгенерания содер во с моде шихсятви,тви,ым узлами ти и другие ее характе еляются на основе пояирования сети. 3 ил,етвей, регистр номера егистр номера обрабат истики опр усного мод ем ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Институт проблем моделированв энергетике АН УССР(54) УСТРОЙСТВО ДЛЯ ОПРЕРАКТЕРИСТИК СЕТЕЙ(5) Изобретение относитстельной технике и может б при построении вычислительныхтв для моделирования сетевыхперационного управления. Цельения состоит в расширениинальных возможностей за счетния максимального пути междуым и конечным узлами сети,оков начала и окончания в расчета характеристик сети тор импульсов, Блок управл жит узел памяти номеров св ЯО 124298 регистр номера анализируемой ветви,.триггеры, коммутаторы, элементы И,элементы ИЛИ, элемент НЕ, элементызадержки. Блок моделирования топологии сети содержит узел памяти номеров начальных узлов ветвей сети, узелпамяти номеров конечных узлов ветвейсети, узел номеров выходящих из узлов ветвей, узел памяти номеров, входящих в узлы ветвей, узел памяти номеров первых выходящих из узлов ветвей, узел памяти номеров первых входящих в узлы ветвей, регистр номеравыходящей ветви, регистр номера входящей ветви, регистр номера конечного узла ветви, регистр номера конечного узла сети, триггеры управления,триггеры управления коммутаторами,коммутаторы, дешифраторы, схему сравнения, элементы задержки, элементы ИЛИ, элементы И, элемент НЕ. Блокрасчета характеристик сети содержитузел памяти меток свершения ветвей,узел памяти кодов длительностей ветвею, узел памяти характеристик узлов,регистр длительности ветви, регистры, сумматор, схему сравнения, коммутаторы, триггеры, элементы И, элементы ИЛИ, элементы задержки. Макси-.мальный путь между начальным и конеч 1242980 8ке 2 считывается код номера конечного узла анализируемой ветви. Считанный код узла из блока 2 через полюс 13 поступает на вход коммутатора 106 и (так как управляющий им триггер 108 находится в нулевом состоянии) с выходакоммутатора 106 код номера конечного узла поступит на информационный вход регистра 100, куда и будет10 записан по сигналу с выхода элемента 102 задержки, на вход которой через элемент ИЛИ 117 приходит сигнал с выхода элемента И 112, С выхода регистра 100 код номера конечного15 узла анализируемой ветви поступает на адресный вход узла 98 памятиПо тактовому сигналу ГИ 2 на выходе элемента И 113 формируется сигнал, который через элемент ИЛИ 116 поступает на вход считывания узла 98 памяти и на вход элемента 119 задержки. По этому сигналу из узла 98 памяти считывается величина раннего окончания, соответствующая в данный момент конечному узлу анализируемой ветви, и по сигналу с выхода элемента 119 задержки записывается в регистр 101.Полученный код имеющейся величины раннего окончания конечного узла анализируемой ветви с выхода регистра 101 и код величины раннего окончания анализируемой ветви с выхода регистра 103 поступают соответственно на первый и второй входы блока 104, Единичный сигнал на выходе блока 104 появится лишь в том случае, когда код на втором входе будет больше кода на первом входе, т.е. когда величина раннего окончания анализируемой ветви больше имеющейся к данному моменту40 величины раннего окончания конечного узла этой ветви. Такая ситуация означает, что величину раннего окончания конечного узла необходимо привести в соответствие с величиной раннего окон-чания входящей в него ветви, т.е. записать в узел 98 памяти по имеющемуся в регистре 100 номеру конечного узла ветви код новой величины егон 50 раннего окончания, полученныи в регистре 103, выход которого соединяется в информационным входом узла 98 памяти. Сигнал разрешения записи поступает с выхода элемента И 115, на один вход которого приходит единичный Я 5 сигнал с выхода блока 104, а на второй - управляющий сигнал, синхронный тактовому импульсу ГИ 3, с выхода элемента И 114;, больший коц, который на данный момент соответствует величине раннего окончания узла, поступит на вход элемента И 118, При свершении конечного узла сети сигнал от блока 2 через полюс 14 разрешит поступление кода величины раннего окончания конечного узла через элемент И 118 на полюс 23 устройства. Величина раннего свершения конечного узла сети равна величине длиннейшего пути между ее начальным и конечным узлами.Формула изобретенияУстройство для определения характеристик сетей, содержащее генератор тактовых импул:ьсов и блок моделирования топологии сети, состоящий из узла памяти номеров начальных узлов ветвей сети, у.зла памяти номеров конечных узлов ветвей сети, узла памяти номеров выходящих из узлов ветвей, узла памяти номеров, входящих в узлы ветвей, узла памяти номеров первых выходящих из узлов ветвей, узла памяти номеров первых входящих в узлы ветвей, регистра номера. выходящей ветви, регистра номера входящей ветзи, регистра номера конечного узла зетви, регистра номера конечного узла сети, первого и второго триггеров управления, двух дешифраторов, схемы сравнения, двух элементов задержки, шести элементов ИЛИ, шести элементов И и элемента НЕ, причем в блоке моделирования топологии сети выход первого элемента задержки соединен с первым входом первого элемента ИЛИ, выход которого подключен к входу считывания узла памяти номеров первых выходящих из узлов ветвей, выход первого элемента И подключен к входу считывания узла памяти номеров входящих в узлы ветвей, выход регистра номера выходящей ветви подключен к адресному входу узла памяти номеров выходяпдх из узлов ветвей и входу первого дешифратора, выходы регистров номера конечного узла ветви и номера конечного узла сети соединены соответственно с первым и вторым входами схемы сравнения, выход которой подключен к первому входу второго элемента. И, выход первого дешифратора соединен с первым входом второго элемента. ИЛИ и с нулевым входом второго триггера управления, выход элемента30 НЕ подключен к второму входу второго элемента ИЛИ и первому входу третьего элемента ИЛИ, выход которого соединен с нулевым входом первого триггера управления, выход которого подключен к первым входам третьего и четвертого элементов И, выход второго дешифратора соединен с вторыми входами первого элемента ИЛИ, второго элемента И, третьего элемента ИЛИ и первым входом четвертого элемента ИЛИ, выход которого подключен к единичному входу второго триггера управления, выход которого соединен с15 первыми входами пятого и шестого элементов И, выходы которых подключены соответственно к входу разрешения записи регистра номера выходящей ветви и входу считывания узла памяти20 номеров выходящих из узлов ветвей, выход регистра номера входящей ветви соединен с входом второго дешифратора и адресным входом узла памяти номеров входящих в узлы ветвей, выход второго элемента задержки подключен к входу считывания узла, памяти номеров первых входящих в узлы ветвей и входу разрешешия записи регистра номера конечного узла ветви, выход узла памяти номеров конечных узлов ветвей сети соединен с адресным входом узла памяти номеров первых входящих в узлы ветвей и информационным входом регистра номера конечного узла ветви, выходы третьего и четвертого элементов И подключены соответственно к входу разрешения записи регистра номера входящей ветви и первому входу первого элемента И, первцй выход генератора тактовых импуль-40 сов соединен с вторыми входами третьего и пятого элементов И, второй выход генератора тактовых импульсов подключен к вторым входам четвертого и шестого элементов И, а вход первого эле 45 мента задержки обьединен с вторым входом четвертого элемента ИЛИ и является пусковым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет нахождения максимального пути между начальным и конечным узлами сети, ранних сроков начала и окончания ветвей, ранних сроков свершения узлов и свободных резервов ветвей, в устройство введены блок управления, состоящий из узла памяти номеров свершившихся ветвей, регистра номера первой ветви, регистра. номера обрабатываемой ветви, регистра номера анализируемой ветви, первого, второго и третьего триггеров, первого, второго и третьего ком-. мутаторов, семи элементов И, первого, второго и третьего элементов ИЛИ, элемента НЕ, первого, второго, третьего и четвертого элементов задержки, блок расчета характеристик сети,состоящий из узла памяти меток свершения ветвей, узла памяти кодов длительностей ветвей, узла памяти характеристик узлов, регистра длительности ветви, вспомогательного регистра, регистра характеристики узла, сумматора, регистра суммы, схемы сравнения, первого, второго и третьего коммутаторов, первого и второго триггеров, семи элементов И, первого и второго элементов ИЛИ, первого, второго и третьего элементов задержки, в блок моделирования топологии сети введены первый, второй и третий триггеры управления коммутаторами, первый, второй, третий и четвертый коммутаторы, причем в блоке управления выход первого элемента И соединен с входом записи узла памяти номеров свершившихся ветвей, выход второго элемента И подключен к единичному входу первого триггера и к входу разрешения. записи регистра номера первой ветви, единичный выход второго триггера соединен с первыми входами третьего, четвертого, пятого, шестого и седьмого элементов И, единичный выход третьего триггера подключен к вторым входам третьего, четвертого и пятого элементов И и к управляющим входам второго и третьего коммутаторов, выход регистра номера первой ветви соединен с первыми информационными входами второго и третьего коммутаторов и первыми и разрядами (и - число ветвей сети) информационного входа узла памяти номеров свершившихся ветвей, (и+1) -й разряд инФормационного входа которого подключен к нулевому выходу первого триггера, а адресный вход - к выходу первого коммутатора, выход регистра номера обрабатываемой ветви соединен с первым информационным входом первого коммутатора, выход третьего коммутатора подключен к информационному входу регистра номера анализируемой ветви, выход которого соединен с уп 12,2980 22равляющим входом второго коммутатора выход которого подключен к информационному входу регистра номера обрабатываемой ветви, выход третьего элемента И соединен с первыми входами первого и третьего элементов ИЛИ, выход пятого элемента И подключен к входу первого элемента задержки и к входу считывания узла памяти номеров1 свершившихся ветвей, выход четвертого элемента И через второй элемент задержки подключен к нулевому входу третьего триггера, нулевой выход ко - торого соединен с вторыми входами15 шестого элемента И и седьмого элемента И, выход которого подключен к нулевому входу первого триггера, второму входу третьего элемента ИЛИ и к входу четвертого элемента задержки, выход которого соединен с единичным входом третьего триггера, выход третьего элемента ИЛИ через третий элемент задержки соединен с нулевым входом второго триггера, единичный выход первого триггера подклю-. чен к третьим входам шестого и седьм 01 о элементов И 9 выход шес 1 01 о эле мента И соединен с вторым входом первого элемента ИЛИ и первым входомЗО второго элемента ИЛИ, выход которого подключен к входу разрешения записи регистра номера анализируемой ветви, выход первого элемента ИЛИ соединен с входом разрешения запнси регистра номера, обрабатываемой ветви выход3 первого элемента задержки подключен к второму входу второго элемента ИЛИ, первые и разрядов выхода, узла памяти номеров свершившихся ветвей соединеЦ) ны с вторым информационным входом третьего коммутатора, а (и+1)-й разряд выхода соединен с третьим входом четвертого элемента И и с входом элемента НК, выход которого подключеп к третьему входу третьего элемента. И, в блоке расчета характеристик сети выход первого коммутатора соединен с адресным входом узла памяти меток свершения ветвей, выход первого триггера подключен к управляющему входу второго коммутатора, вьгход которого соединен с информационным входом вспомогательного регистра, выход которого подключен к адресному входу узла памяти характеристик узлов, выход которого соединен с информационным входом регистра характеристики узла, выход которого подключен к первым входам сумматора и схемы сравнения и первому информационному входу третьего коммутатора, выход второго триггера соединен с первыми входами первого, второго, третьего, четвертого и пятого элементов И и управляюшим входом первого коммутатора, выход второго элемента И подключен к первому входу первого элемента ИЛИ и входу разрешения записи регистра длительности ветви, выход третьегоэлемента И соединен с нулевым входомпервого триггера, входом разрешения записи регистра суммы и первым входом второго элемента ИЛИ выход чет - вертого элемента И подключен к второму входу первого элемента ИЛИ, выход которого соединен с входом разрешения записи узла памяти характеристик узлов и входом первого элементазадержки, выход которого подключен к входу разрешения записи регистра характеристики узла, выход первого элемента И соединен с входом записи узла памяти меток свершения ветвей, вторым входом второго элемента 1 ПИи входом считывания узла памяти кодовдлительностей ветвей, выход которогоподключен к информационному входурегистра длительности ветви, выходкоторого соединен с вторым входомсумматора, выход которого подключенк инщормационному входу регистра суммы, выход которого соединен с информационным входом узла памяти характеристик узлов, вторым информационным входом третьего коммутатора и вторым входом схемы сравнения, выходкоорой подключен к первому входу шестого элемента И и управляющемувходу третьего коммутатора, выход которого соединен с первым входом седьмого элемента И, выход второго элемента ИЛИ через второй элемент задержки подключен к входу разрешения записи вспомогательного регистра, .выход пятого элемента И соединен с вторым вхоцом шестого элемента И и входом третьего элемента задержки, выход которого подключен к нулевому входу второго триггера, выход шестого элемента И подключен к входу записи узла памяти характеристик узлов, в блоке моделирования топологии сетивыход первого коммутатора соединен с адресным входом узла памяти комеров начальных узлов ветвей сети, входсчитывания и выход которого подключе 12 ч 29 РО10 15 20 ны соответственно к выходу пятого элемента ИЛИ и к первому информационному входу второго коммутатора, выход которого соединен с адресным входом узла памяти номеров первых выходящих из узлов ветвей, выход которого подключен к первому информационному входу третьего коммутатора, выход которого соединен с информационным входом регистра номера выходящей ветви, выход шестого элемента ИЛИ подключен к входу считывания узла памяти номеров конечных узлов ветвей сети, выход узла памяти номеров выходящих из узлов ветвей соединен с вторым информационным входом третьего коммутатора, выход второго дешифратора подключен к нулевому входу первого триггера управления коммутаторами, выход которого соединен с управляющим входом второго коммутатора,второй информационный вход которого подключен к выходу регистра номера конечного узла ветви, выход первого элемента ИЛИ соединен с единичным, а выход шестого элемента И - с нулевыми входами второго триггера управления коммутаторами, выход которого подключен к управляющему входу тре 30 тьего коммутатора, выход первого элемента И подключен к нулевому входу третьего триггера управления коммутаторами, выход которого соединен с управляющим входом четвертого коммутатора, первый и второй информационные входы и выход которого под - ключены соответственно к выходу узла памяти номеров первых входящих в узлы ветвей, выходу узла памяти номеров входящих в узлы ветвей и информационному входу регистра номера входящей ветви, первый вход пятого элемента ИЛИ и единичный вход первого триггера управления коммутаторами блока моделирования топологии сети объединены и являются пусковым входом устройства, ииформационный вход первого коммутатора является входом задания номера выходящей из начального узла ветви устройства, выход второго триггера управления блока моделирования топологии сети соединен с первыми входами первого, второго элементов И и управляющим входом первого коммутатора блока управления, выход второго элемента ИЛИ блока моделирования топологии сети подключен к единичному входу второго триггера блока управления, выход регистра номера выходящей ветви блокамоделирования топологии сети соединен с информационным входом регистраномера первой ветви и вторым информационным входом первого коммутатораблока управления, выход регистра номера входящей ветви блока моделирования топологии сети подключен к первому информационному входу первого коммутатора блока расчета характеристиксети, выход четвертого элемента Иблока моделирования топологиии сетисоединен с входом считывания узлапамяти меток свершения ветвей блокарасчета характеристик сети, выход уз"ла памяти номеров начальных узловветвей сети блока моделирования топологии сети подключен к первому информационному входу второго коммутатораблока расчета характеристик сети,выход узла памти номеров конечных узлов ветвей сети блока моделированиятопологии сети соединен с вторым информационным входом второго коммутатора блока расчета характеристик се -ти, выход второго элемента И блокамоделирования топологии сети подключен к второму входу седьмого элемента И блока расчета характеристик сети, выход регистра номера анализируемой ветви блока управления соединенс вторым информационным входом пер -вого коммутатора и адресным входомузла памяти номеров конечных узловветвей сети блока моделирования топологии сети и вторым информационнымвходом первого коммутатора и адреснымвходом узла памяти кодов длительностей ветвей блока расчета характеристик сети, выход третьего элемента ИЛИблока управления подключен к едипич -ным входам первого и второго триггеров блока расчета характеристик сети,выход узла памяти меток свершенияветвей блока расчета характеристиксети соединен с входом элемента НГи вторым входом первого элемента Иблока моделирования топологии сети,выход второго триггера блока расчетахарактеристик сети подключен к управляющему входу первого коммутатораблока моделирования топологии сети,выход первого элемента И блока расчета характеристик сети соединен с вторым входом пятого элемента ИЛИ блокамоделирования топологии сети, выходтретьего элемента И блока расчетахарактеристик сети подключен к первому входу шестого элемента ИЛИ блокамоделирования топологии сети, выходпятого элемента И блока расчета характеристик сети соединен с вторымвходом шестого элемента ИЛИ, входомвторого элемента задержки и единичным входом третьего триггера управления коммутаторами блока моделирования топологии сети, первый выход генератора тактовых импульсов подключен к второму входу третьего элемента И блока расчета характеристик сети, второй выход генератора тактовыхчмпульсов соединен с третьим входомпятого элемента И и четвертым входомшестого элемента И блока управленияи вторым входом четвертого элемента И блока расчета характеристик сети, третий выход генератора тактовых импульсов подключен к второму входу первого элемента И, четвертым входам третьего четвертого и седьмого элементов И блока управления и к второму входу пятого элемента И блока расчета характеристик сети, четвертый выход генератора тактовых импульсов соединен с вторым входом второго элемента И блока управления и вторым входом первого элемента И блока расчета характеристик сети, пятый выход генератора тактовых импульсов подклю, чен к второму входу второгоэлемента И блока расчета характеристик сети , выход седьмого элемента И блока расчета характеристик сети является выходом устройства.1 12Изобретение относится к вычислительной технике и может быть использовано при построении вычислительныхустройств для моделирования сетевыхзадач операционного управления.Цель изобретения - расширениефункциональных возможностей за счетнахождения максимального пути междуначальным и конечным узлами сети,ранних сроков начала и окончанияветвей, ранних сроков свершения узлов и свободных резервов ветвей,На фиг. 1 представлена блок-схемаустройства и функциональная схемаблока управления, на фиг. 2 - функциональная схема блока моделированиятопологии сети, на фиг. 3 - функциональная схема блока расчета характерис.тик сети,Устройство содержит блок 1 управления, блок 2 моделирования топологии сети, блок 3 расчета характеристик сети, генератор 4 тактовых импульсов, полюса 5-33.Блок 1 содержит узел 34 памятиномеров свершившихся ветвей, регистр35 номера первой ветви, регистр Збномера обрабатываемой ветви, регистр37 номера анализируемой ветви, тритриггера 38 - 40, три коммутатора 4 1 -43, семь элементов И 44-50, три элемента ИЛИ 51-53, элемент НЕ 54, четыре элемента 55-58 задержки.Блок 2 содержит узел 59 памятиномеров начальных узлов ветвей сети,узел 60 памяти номеров конечных узлов ветвей сети, узел 61 памяти номеров выходящих из узлов ветвей, узел 62памяти номеров входящих в узлы ветвей, узел 63 памяти номеров первыхвыходящих из узлов ветвей, узел 64памяти номеров первых входящих в узлы ветвей, регистр 65 номера выходящей ветви, регистр 66 номера входящей ветви, регистр 67 номера конечного узла ветви, регистр 68 номера конечного узла сети, первый 69 и второй 70 триггеры управления, первый 71,второй 72 и третий 73 триггеры управления коммутаторами, четыре коммутатора 74-7, первый 78 и второй 79дешифраторы, схему 80 сравнения, первый 81 и второй 82 элементы задержки, элемент ИЛИ 83, элемент И 84,элементы ИЛИ 85-89, элементы И 90-94,элемент НЕ 95.Блок 3 содержит узел 96 памятиметок свершенияветвей,узел 97 памятикодов длительностей ветвей, узел 98 42980 2 памяти характеристик узлов, регистр99 длительности ветви, регистр 100вспомогательный, регистр 101 характеристики узла, сумматор 102, регистр 103 суммы, схему 104 сравнения,5три коммутатора 105-107, два триггера 108 и 109, шесть элементов И 110- 115, два элемента ИЛИ 116 и 117, седьмой элемент И 118, три элемента 119-121 задержки. Для определения характеристик ветвей сети необходимо иметь множество величин ранних окончаний всех узлов сети, т,е. множество величин длиннейших путей до каждого узла исследуе - мой сети, множество величин длительностей всех ветвей сети и топологическую информацию о начальных и конечных узлах ветвей сети. Последние 2 О две составляющие присутствуют в качестве исходных данных. Требуется определить первую составляющую - множество величин длиннейших путей от начального дО каждого узла сети.Устройство работает следующим образом,На входной полюс 5 подается код номера ветви, выходящей из начально - го узла. По сигналу "Пуск", поступающему через входной полюс 6, начинает работу блок 2, который последовательно определяет номера ветвей, выходящих из начального узла сети, Генератор 4 стробирует работу всех блоков устройства набором тактовых импульсов ГИ 1 - ГИ 5, сдвинутых относительно друг друга, Работа блока 2осуществляется по импульсам ГИ 1 иГИ 2. По импульсу ГИ 1 блок 2 определяет номер ветви, выходящей из начального узла, и подает код этого но -мера через полюс 9 в блок 1. Черезполюс 7 в блок 1 поступает сигнал,разрешающий работу блока по записиномеров ветвей, начальные узлы которых свершились. Ветви необходимо записать в виде последовательности ихномеров в узел 34 памяти с тем, чтобы в последующем можно было провести анализ свершения их конечных узлов.5 О Код номера ветви через полюс 9 поступает на инфомационный вход регистра 35 и через коммутатор 41 (так как на.управляющий вход этого коммутатора пода. ется с полюса 7 единичный сигнал) на адресный вход узла 34 памяти. Регистр 35 исходно был обнулен,также как и триггер 38. С выхода регистра 35 информация поступает на2980 4такта в узле 34 памят;,;.о адресу второй ветви, выходящей из начальногоузла, будет записан код первой ветви,по адресу которой на вервом тактебыл записан нулевой код и метка в виде единицы в дополнительном п+1 разряде.В регистре 35 будет записан кодномера второй ветви, а триггер 38останется в единичном состоянии, так 0как сигнал с выхода элемента И 45повторит его установку в единичноесостояние. На третьем такте устройство выполнит те же действия, чтои на втором такте. В результате в 5узле 34 памяти по адресу кода третьейветви будет записан код второй ветви,по адресу кода второй ветви будетхраниться код первой, а по адресу кода первой - метка в дополнительном 20и+1 разряде слова. В регистре 35 будет записан код третьей ветви. Аналогичным образом запись в узел 34памяти будет осуществляться и в последующих тактах, т.е. в узле 34 памяти по адресу кода последующей ветви будет храниться код предыдущей,по адресу первой - метка, а в регистре 35 - код последней ветви. 3 124 информационный вход узла 34 памяти. Дополнительный и+1-й разряд информационного входа узла 34 памяти соединен с инверсным выходом триггера 38. При записи номера первой ветви, выходящей из начального узла сети, на п+1-й разряд поступает единица, так как триггер 38 находится в нулевом состоянии. По тактовому импульсу ГИ 2 в блоке 2 выполняется определение номера следующей ветви, выходящей из начального узла, но с выхода блока на полюс 9 по-прежнему поступает код номера первой ветви. По следующему сигналу ГИ 3 выполняется запись содержимого регистра 35 и сигнала с инверсного выхода триггера 38 в узел 34 памяти по адресу первой ветви. Сигнал записи формируется на выходе элемента И 44, на входы которого подается постоянный сигнал разрешения с полюса 7 и тактовый сигнал ГИ 3, и он поступает на вход разрешения записи узла 34 памятиЗатем по сигналу, сформированному на выходе элемента И 45 и поступающему на вход разрешения записи регистра 35 и единичный вход триггера 38, в ре - гистр 35 записывается номер первой ветви, и триггер 38 устанавливается в единичное состояние. На входы элемента И 45 подается сигнал разрешения с полюса 7 и тактовый сигнал ГИ 4, По тактовому импульсу ГИ 5 на данном этапе вычислений никаких действий не выполняется. На следующем 35 такте по импульсу ГИ 1 блок 2 выдает код номера следующей ветви, выходящей из начального узла сети, который через полюс 9 поступает в блок 1. По импульсу ГИ 3 на выходе ф элемента И 44 формируется сигнал, который разрешает запись в узел 34 памяти содержимого регистра 35 и значения сигнала с инверсного выхода триггера 38 по адресу кода номера новой ветви, выходящей из начального узла сети. В регистре 35 в данный момент времени содержится код номера первой ветви, выходящей из начального узла, а с инверсного выхода триг гера 38 будет поступать нулевой сигнал, так как триггер 38 находится уже в нулевом состоянии. По сигналу ГИ 4 с генератора 4 на выходе элемента 45 формируется сигнал, по которому в регистр 35 будет занесен код номера второй ветви, выходящей из начального узла. В результате второго Когда все ветви, выходящие из начального узла сети, будт записаны в узле 34 памяти блока 1, и блок 2 оп-, ределит, что список ветвей, выходящих из начального узла, закончен, то по очередному импульсу ГИ 1 блок 2 снимет постоянный сигнал разрешения на полюсе 7 и сформирует импульсный сигнал окончания списка выходящих из рассматриваемого узла ветвей, который через полюс 8 поступит в блок 1. Этим сигналом заканчивается первый этап работы устройства, призванный обеспечить загрузку кодов номеров выходящих из начального узла сети ветвей в виде некоторой последовательности в узел 34 памяти блока 1. Этот этап загрузки узла" будет неоднократно повторяться при последукнцем функционировании.Следукпций этап заключается в анализе ветвей, номера которых записаны в виде последовательности в узле 34 памяти блока 1. Суть анализа состоит в оценке свершения конечных узлов данных ветвей. Узел считается свершившимся только в том случае, когда проанализированы все ветви, входящие в него. На этапе анализа ветви форми 1242980руется величина ее раннего окончания, 1 аксимальная из этих характеристик для ветвей с одинаковым конечным узлом записывается в узел 98 памятиг как величина раннего свершения данного узла. Это и будет одна из искомых величин длиннейшего пути от начального узла до одного из узлов сети. На этапеанализа ветвей при обнаружении свершившегося узла устройство прерывает работу над анализируемой последовательностью ветвей и выполняет этап загрузки свершившегося узла. При этом номера ветвей, выходящие15 из данного узла, будут записываться в виде другой последовательности, формируемой аналогичным образом, но имегощей свое начало, свой конец и не пересекагощейся с предыдупгими, так20 как в исследуемой сети нет ветвей с одинаковыми номерами. Выполнив загрузку свершившегося узла., устройство возвращается к прерванному этапу анализа последовательности ветвей.Закончив анализ последней ветви последовательности, устройство переходит к анализу слецующей последовательности ветвей, сформированной в результате загрузки узлов, свершившихся при30 анализе ветвей предыдущей последователт ности. Этот процесс буцет продол - жаться до тех пор, пока все узлы сети не будут сформированы, признаком чего служит отсутствие очередной пос - ледовательности ветвей, подготовленной к анализу, либо свершение конечного узла сети, так как в отличие от всех остальных узлов только этот узел не имеет выходящих ветвей и моЩ жет свершиться лишь после обязательного свершения всех остальных узлов.Этап анализа ветвей начинается по сигналу блока 2, который поступает в блок 1 через полюс 8 и означает окончание этапа загрузки узла. Сигналс полюса 8 устанавливает в единичное состоянг 1 е триггер 39 блока 1, который исходно находился в нулевом состоянии. В исходном нулевом состоянии находится и триггер 40. Сигналы с единичного выхода триггера 39 и с нулевого выхода триггера 40 разрешают по импульсу ГИ 2 формирование на. выходе элемента И 49 сигнала, поступающего через элементы ИЛИ 51 и 52 на входы разрешения записи регистров 36 и 37. На информационные входы этих регистров через коммутаторы 42 и 43 в соответствии с нулевым сигналом на ихуправляющих входах (который поступает от единичного выхода триггера 40,находящегося в нулевом состоянии)поступает код номера ветви, записанный в регистре 35 и являющийся, всоотве.тствии с предыдущим описаниемэтапа загрузки узлов, последним впоследовательности ветвей, анализкоторой необходимо выполнить. В результате код номера ветви по ГИ 2заносится в регистры 36 и 37. В регистре 36 код номера ветви предназначен для прохождения процесса анализа данной последовательности ветвей в следующих тактах, Из регистра 37 код номера ветви поступает через полюс 15 в блок 2 и через .по -люс 16 в блок 3. По тактовому импульсу ГИ 3 на выходе элемента И 50 формируется сигнал, который устанавливает в нулевое состояние триггер 38,через элемент 58 задержки устанавливает в единичное состояние триггер 40и поступает на вход элемента ИЛИ 53.Тогда на выходе элемента ИЛИ 53 формируется сигнал, который через элемент 57 задержки сбрасывает триггер39, прекращая его работу на этапеанализа, и через полюс 17 разрешаетработу блока 3 и через него блока 2по определению величины раннего окончания данной ветви и проверки свершения ее конечного узла, В блоке 1 кмоменту тгрекращения его работы триг -геры 38 и 39 установились в нулевыесостояния, триггер 40 - в единичное,а в регистре 35 находится код номераветви анализируемой последовательности. На выходах блока 1 сформированкод номера ветви анализируемой последовательности, который через полюсы 15 и 16 поступает соответственнов блоки 2 и 3, управляющий же сигналпо тактовому импульсу ГИ 3 через полюс 17 поступает в блок 3, которыйметкой отмечает свершение данной ветви в соответствующем узле памяти,формирует постоянный управляющий сигнал коммутатором через полюс 19 исигнал считывания кода начальногоузла данной ветви через полюс 20 вблоке 2. Полученный номер узла поступает из блока 2 через полюс 12 вблок 3, где и фиксируется в соответствующем регистре, Одновременно вблоке 3 по номеру анализируемой ветви, поступающему с полюса 16, считы 1242980вается код длительности этой ветви, Все описанные операции выполняются по тактовому импульсу ГИ 4. Затем в блоке 3 определяется и фиксируется.величина раннего окончания данной ветви по тактовому импульсу ГИ 5. В блоке 2 по сигналу от. блока 3, сформированному по ГИ 1 и поступающему через полюс 21, начинает анализ свер 1 О шения конечного узла данной ветви.Он заключается в определении кода номера конечного узла и всего множества номеров ветвей, входящих в данный узел. Код номера конечного узлаана 15 лизируемой ветви по тактовому импульсу ГИ 1 через полюс 13 поступает в блок 3, где фиксируется в соответствующем регистре. Одновременно через полюс 10 в блок 3 поступает код номе 20 ра первой ветви, входящей в данный узел. Синхронно тактовому импульсу ГИ 2 по адресу кода номера данного конечного узла определяется и фиксируется величина раннего окончания данного узла, определенная ранее при анализе предыдущих ветвей, входящих в узел, либо равная нулю в случае, если анализ таких ветвей еще не проводился. Из блока 2 также по ГИ 230 подается сигнал через полюс 11, по которому к блоке 3 определяется на - личие метки свершения первой ветви, входящей в данный узел. Сигнал о наличии такой метки через полюс 18 поступает в блок 2. Считанная величина раннего окончания конечного узла ветви сравнивается в блоке 3 со сформированной ранее величиной раннего окончания ветви, тоже входящей в данный узел, записанной в блоке 1 и анализ которой выполняется. В случае, если величина раннего окончания анализируемой ветви окажется больше величины раннего окончания ее конечного узла, имеющейся в блоке З,то синх- ронно тактовому импульсу ГИ 3 по номеру данного узла запишется новая величина, соответствующая раннему окончанию анализируемой ветви . На этом блок 3 заканчивает работу по определению характеристики данного узла. Продолжается лишь анализ его свершения. Блок 2, синхронно импульсу ГИ 1, подает через полюс 10 номер очередной ветви из списка, входящих в данный узле, и по тактовому импульсу ГИ 2 сигналом через полюс 11 считывает из блока 3 значение метки свершения этой ветви. Единичное значение метки свидетельствует о том,что анализ такой ветви уже проводился ранее, нулевое значение метки свидетельствует об обратном. Естественно, что первое же считанное нулевоезначение метки одной из входящих вузел ветвей является признаком несвершения данного узла и служит сигналом к прекрашению дальнейшего анализа свершения узла, Если же все ветви, входящие в узел, имеют метки свершения, то это есть признак свершенияданного узла, и тогда блок 2 самостоятельно переходит к описанному выше этапу загрузки этого узла, т.е,записи номеров множества исходящих изнего ветвей в узел 34 памяти блока 1.Различие с описанным выше заключается в том, что сигналом к началу запуска узла служит не сигнал Пуск с полю - са 6, а сигнал, формируемый в блоке 2, Это различие будет рассмотрено ниже при описании работы блоков устройства.Работа блока 2 по анализу свершения рассматриваемого узла оканчигается либо в результате обнаружения несвершившейся ветви, входящей в данный узел, о чем свидетельствует нулевой сигнал с полюса 18, либо в результате окончапия этапа загрузки свершившегося узла. В любом случае признаком завершения работы служит сигнал, синхронизированный по ГИ 1 и поступающий через полюс 8 ь блок 1, По этому сигналу триггер 39 вновь устанавливается в единичное состояние, В момент прерывания работы блока 1 по анализу последовательности ветвей триггер 40 находился в ециничномсостоянии, и поэтому по тактовому сигналу ГИ 2 на выходе элемента И 48 будет сформирован управляющий сигнал, который поступает на вход считывания узла 34 памяти и на вход элемента 55 задержки. На адресный вход узла 34 памяти подается код, записанный в регистре 36, через коммутатор 41, так как на управляющем входе этого коммутатора будет присутствовать нулевой сигнал с полюса 7. Единичный сигнал от блока 2 через этот полюс снимается при появлении сигнала на полюсе 8. В регистре 36 содержится код номера ветви, анализ которой был закончен на предыдущем такте, Следовательно, на выходе узле 34 памяти будет считанкоц номера следующей, в анапизируемой последовательности, ветвей, имеюд 1 ий нулевое значение дополнительного(и+1)-го разряда, либо кодовьп наборс единицей в дополнительном разряде,В зависимости от значения дополнительного (и+1)-го разряда будет сформирован сигнал на выходе элементовИ 46 и 47, Если в дополнительном(и+1)-м разряде считан нуль, то этоозначает, что Остальные разряды со -держат код номера следующей ветви,которую необходимо анализировать, ион поступает через коммутатор 43, науправляющем входе к оторого присутствует единичный сигнал с единичноговыхода триггера 40, на информационныйвход регистра 37 и записывается в него по сигналу с выхода элемента 55зсдержкиеНулевой сигнал с (п+1)-го разрядавыхода узла 34 памяти через инвертор 54 поступает на вход элементаИ 46 и разрешает, синхронно тактовому импульсу ГИ 3, Формирование на еговыходе управляющего сигнала, которыйпоступает через элемент ИПИ.51 навход разрешения записи регистра 36,осуществляет перепись содержимогорегистра 37 в регистр 36 через комму,татор 42 благодаря тому, что на управляющем входе коммутатора 42 присутствует единичный сигнал с единичноговыхода триггера 40,Одновременно сигнал, сформирован 35ный на выходе элемента И 46, поступает на вход элемента ИЛИ 53, на выходе которого появляется управляющийсигнал, который через элемент 57 зацержки сбрасывает триггер 39 в нулевое состояние, прекращая тем самымработу блока 1, и поступает такжечерез полюс 17 в блок 3, разрешая работу блоков 3 и 2 по последующемуанализу новой ветви в соответствиис описанным вьппе.Описанная последовательность работы блоков устройства по анализу множества кодов номеров ветвей, выходящих из свершившихся узлов, будет про 50должаться до тех пор, пока данноемножество не закончится. Признакомконца множества анализируемых ветвей,записанного в виде посяедовательностикодов их номеров в узле 34 памятиблока 1, будет единичное значение6+1)-го разряда кода считанного изузла 34 памяти по сигналу, сормированному на выходе элемента И 48. Тогда единичный сигнал с (и+1)-го разря - да выхода узла 34 памяти поступит на вход элемента И 47 и разрешит синх - ронно тактовому импульсу ГИ 3 форьярование на выходе элемента И 47 управляющего сигнала, который через элемент 56 задержки сбросит в нуль триггер 40, В результате триггер 39 останется в единичном состоянии, а триггер 38 - в единичном, если при анализе предыдущей последовательности ветвей свершились узлы, имеющие выходящие из них ветви, и в следующем такте синхронно импульсу ГИ 2 генератора 4 на вьгоде элемента И 49 будет сформирован управляющий сигнал, по которому начнется анализ нового множества:ветвей выходящих из узлов, свершившихся при анализе предыдущего множества.Работа устройства в описанной последовательности будет продолжаться до тех пор, пока не свершится конечный узел исследуемой сети.При сФармировании конечного узла на соответствующем выходе блока 2 появится сигнал, который через полюс 14 поступит в блок 3 и разрешит выдачу через полюс 23 расчетной величины длиннейшего пути между начальным и конечным узлами исследуемой сети. Одновременно через полюс 8 в блок 1 поступит очередной сигнал о свершении узла, который установит триггер 39 в единичное состояние, В результате на выходе элемента И 48 появится сигнал, который считывает из узла 34 памяти код, который будет иметь единицу в (и+1)-м разряде, так как предыдущая ветвь будет последней в анализируемой последовательности. Ведь для свершения конечного узла сети необходимо свершение всех вет - вей сети и, следовательно, первый триггер 38 также будет в нулевом состояпии в связи с тем, что новая последовательность выходящих ветвей не могла быть сформирована. Сигнал с (и+1)-го разряда выхода узла 34 памяти разрешит появление на выходе элемента И 47 управляющего сигнала, который через элемент 56 задержки сбросит в нуль триггер 40 (триггер 39 по-прежнему будет находиться в единичном состоянии), На следующем такте по импульсам на:выходе элементов И 49 и 50 не буцут сформированы сигналы, 1242980 12так как нуль на единичном выходе триггера 38 запретит это. На этом закончится работа устройства. В блоке 3 будут храниться требуемые характеристики узлов сети, составляющие совместно с величинами .длительностей ветвей функционально полный набор исходных данных, необходимых для получения характеритсик ветвей.Теперь рассмотрим отдельно работу блоков 2 и 3.Блок 2 предназначен для определе-. ния кодов номеров ветвей, выходящих из свершившегося узла, определения кодов номеров ветвей, входящих в узел, и оценки его свершения, а также для формирования сигнала о свершении конечного узла сети. Множества входящих (как и выходящих) в узел ветвей записываются в виде последовательности, которая заключается в том, что по номеру предыдущей ветви последовательчости записан номер последующей, а по номерам последних ветвей - код Х. Таким образом, в узлах 59-64 памяти хранится полная информация о топологии исследуемой сети, Регистры 65-67 предварительно обнуляются, а в регистр 68 заносится код номера конечного узла сети. Триггеры 69 и 70 находятся первоначально в нулевом состоянии. После начального установа на полюс 5 блока 2 подается код номера ветви, выходящей из начального узла. В некоторый момент времени сигнал "Пуск", поступающий через полюс 6, проходит через элемент ИЛИ 89 и устанавливает в единичное состояние триггер 70. Единичное состояние триггера 70 разрешает прохождение импульсов ГИ 1 (полюс 24) и ГИ 2 (полюс 27) через элементы И .93 и 94. Кроме того, сигнал "Пуск" поступает на единичный вход триггера 71, на вход элемента 81 задержки, а также через элемент ИЛИ 85 иа вход считывания узла 59 памяти. На адресный вход данного узла памяти через коммутатор 74 поступит с полюса 5 код номера ветви, выходящей из начального узла. Это будет возможно,так как в исходном состоянии с полюса 19 на управляющий вход коммутатора 74 поступает нулевой сигнал. По адресу номера ветви из узла 59 памяти считывается код номаф начального узла сети, который поступает на вход коммутатора 75. Так как триггер 71, управляющий коммутатором 75, установленпусковым сигналом в единичное состояние, то код номера начального узлапоступит на адресный вход узла 63памяти. На вход считывания узла 63памяти с выхода элемента 81 задержкичерез элемент ИЛИ 83 поступит задержанный на время срабатывания узла 59сигнал пуска, который выполнит считывание кода номера первой ветви, выходящей из начального узла сети. Этотже сигнал установит в единичное состояние триггер 72, управляющий коммутатором 76, на вход которого поступитсчитанная из узла 63 памяти информация. Единичное состояние триггера 72разрешит поступление кода номера первой выходящей из начального узла сети ветви на информационный вход регистра 65, куда и запишется по импульсу ГИ 1, поступившему с выхода элемента И 93 на управляющий вход регистра 65. С выхода регистра 65 через полюс 9 полученный код номерапервой выходящей из начального узлаветви поступит в блок 1 для последуюющей обработки. Туда же с единичноговыхода триггера 70 через полюс 7 поступает управляющий сигнал. Одновременно код номера ветви с выхода регистра 65 поступает на адресный входузла 61 памяти. По тактовому импульсу ГИ 2 на выходе элемента И 94 будет сформирован управляющий сигнал,который сбросит в нуль триггер 72и выполнит считывание из узла 61памяти кода номера следующей из множества выходящих из начального узлаветви. Так как триггер 72 находитсятеперь в нулевом состоянии, то кодномера следующей ветви через коммутатор 76 поступит на информационныйвход регистра 65, но запишется тудатолько по импульсу ГИ 1 приходящемус выхода элемента И 93. Таким образом, в течение всего такта на выходерегистра 65 код номера выходящейветви изменяться не будет, так какизменение производится по тактовомуимпульсу ГИ 1. Одновременно содержимое регистра 65 поступает на входдешифратора 78, где сравнивается скодом состояния Х, По адресу номерапоследней ветви, выходящей из начального узла, будет считая и записанв регистр 65 код Х. Тогда на выходедешифратора 78 будет сформирован сигнал, который поступит на нулевойвход триггера 70, сбросит его в нуль, и тем самым прекратит поступление через полюс 7 управляющего сигнала в блок 1. Одновременно сигнал с дешифратора 78 через элемент ИЛИ 87 и полюс 8 поступит в блок 1, что будет свидетельствовать об окончании этапа запуска узла, На этапе анализа ветвей блок 2 выполняет операцию анализа свершения конечного узла ветви. Через полюс 15 с блока 1 поступает код номера анализируемой ветви. Через коммутатор 74, на управляющем входе которого присутствует с полюса 19 единичный сигнал, код поступает на адресный вход узла 59 памяти, из соответствующей ячейки которого по сигналу блока 3 через полюс 20 считывается код номера конечного узла данной ветви, который поступает через полюс 12 в блок 3. Одновременно код номера ветви поступает на адресный вход узла 60 памяти, из соответствующей .ячейки которого по сигналу с полюса 21 блока 3 считывается код номера конечного узла дачной ветви,который через полюс 13 поступает обратно в блок 3. Эти данные необходимы для работы блока 3, Анализ свершенияЗО конечного узла данной ветви начинается по сигналу блока 3 через полюс 22, который, синхронно импульсу ГИ 3, устанавливает в единичные состояния триггеры 69 и 73, Единичное состояние триггера 69 разрешает формированиеЗ управляющих сигналов на выходе элементов И 91 и 92, Одновременно сигнал с полюса. 22 поступает на вход элемента 82 задержки и на вход считьтвания узла 60 памяти (через элемент ИЛИ 86), На выходе узла 60 памяти появляется считанный код номера конечного узла данной ветви который поступает на информационные входы регистра 67 и узла 64 памяти. Сигнал с выхода элемента 82 зацержки поступает на управляющие входы решистра 67 и узла 64 памяти. В регистр 67 записывается код номера конечного узла анализируемой ветви, а из узла 64 памяти по коду номера узла считывается код номера первой из множества входящих в данный узел ветвей. С выхода узла 64 памяти код номера первой входящей в узел ветви через коммутатор 77 (так как триггер 73, управляющий коммутатором 77, находится в единичном состоянии) поступает на информационный вход регистра 66, Далее по сигналу ГИ 1 с выхода элемента И 91 этот код записывается н регистр 66 и поступает через полюс 10 в блок 3 для считывания метки свершения ветви. Одновременно код ветви с выхода регистра 66 поступает на информационный вход узла 62 и на вход дешифратора 79. По тактовому импульсу ГИ 2 на выходе элемента И 92 формируется сигнал который поступает через полюс 11 в блок 3, где считывается значение метки свершения ветви, код которой находится в регистре 66,Если считанное значение метки равно единице, то единичный сигнал с полюса 18 поступает на вход элемен - га. И 84 и разрешает прохождение через него управляющего сигнала с элеменга И 92. Сигнал с выхода элемента И 84 сбрасывает в нуль триггер 73 и считывает код номера слецующей входящей в узел ветви из узла 62 памяти. Считанная информация через коммутатор 77 (так как управляюпщй им триггер 73 находится в нулевом состоянии), поступает на информационный вход регистра 66, куда и записывается в следуюшем такте по импульсу ГИ 1 с элемента И 91, Если же считанноезначение метки свершения равно нулю,то нулевой сигнал с полюса 18 черезэлемент НЕ 95 и элемент ИЛИ 88 сбрасывает триггер 69 и поступает навхоц элемента ИЛИ 87, на выходе которого Формируется управляющий сигнал,который через полюс 8 поступает вблок 1,Если при анализе свершения ветвей,входящих в узел, нулевого сигналао значении мегки свершения не приходит, то по адресу последней считывается из узла 62 памяти код состояния Х в. регистр 66, По этому кодудешифратор 79 вырабатывает сигнал,который сбрасывает в нуль триггер 69,устанавливает в единицу триггер 70и поступает на первый вход элемента И 90, на второй вход которого поступает сигнал с. блока 80, который вырабатывает сигнал в случае совпадения кода свершенного узла, записанного в регистре 67, и кода конечногоузла сети, записанного в регистре 68.С выхода элемента И 90 сигнал о свершении конечного узла сети поступаетв блок 3 и устройство прекращаетработу, как описывалось выше. Еслирого постоянно присутствует единич,ный сигнал. По следующему тактовомуимпульсу ГИ 4 сигнал с выхода элемента И 110 поступает на вход записиузла 96 памяти и заПисывает по номеруанализируемой ветви единичное значение метки свершения . Этим же сигналом из узла 9 памяти кодов длительностей ветвей по адресу номера анализируемой ветви считывается код еедлительности, который поступает наинформационный вход регистра 99. Одновременно сигнал с элемента И 110через полюс 20 поступает в блок 2,где считывается код номера начального узла анализируемой ветви. Считанный код узла через полюс 12 поступает через коммутатор 106 (так как наего управляющем входе присутствуетединичный сигнал с выхода триггера108) на информационный вход регистра 100. Одновременно сигнал с элемента И 110 через элемент ИЛИ 117 иэлемент 120 задержки поступает навход разрешения записи регистра 100,куда заносится код номера начальногоузла анализируемой ветви. По тактовому импульсу ГИ 5 сигнал с выхода элемента И 111 поступает на управляющийвход регистра 99, куда записываетсясчитанный ранее код длительности анализируемой ветви. Одновременно сигналс выходаэлемента И 111 через элемент ИЛИ 116 поступает на вход считывания узла 98 памяти и на вход элемента 119 задержки. По адресу номера начального узла, который поступает на адресный вход с выхода регистра 100, из узла 98 памяти считывается величина раннего окончания этогоузла, которая по сигналу с выходаэлемента 119 задержки записываетсяв регистр 101. Величина раннего окончания начального узла анализируемойветви поступает на вход комбинационного сумматора 102, на второй входкоторого подается из регистра 99 величина длительности данной ветви, навыходе сумматора 102 будет полученавеличина раннего окончания даннойветви. Код величины раннего окончания ветви поступает на информационныйвход регистра 103, куда и записывается по сигналу с выхода элементаИ 112, синхронно тактовому импульсуГИ 1. Одновременно этим же сигналомсбрасывается в нулевое состояниетриггер 108, и через полюс 21 в бложе свершился не конечный узел, то сигнал с выхода дешифратора 79 сбрасывает в нуль триггер 71, который разрешает поступление через коммутатор 75 кода свершившегося узла, записанного в регистре 67, на адресный вход узла 63 памяти. Сигнал с выхода, дешифратора 79 через элемент ИЛИ 83 поступает на вход считывания, узла 6310 памяти. Далее вновь выполняется. этап запуска узла.Блок 3 в процессе функционирования устройства определяет величину раннего окончания анализируемой ветви,15 сравнивает ее с имеющейся величиной раннего окончания конечного узла этой ветви, полученной в результате предыдущих анализов входящих в этот узел ветвей, и если полученная харак20 теристика ветви больше имеющейся характеристики ее конечного узла, то присваивает данному узлу величину полученной характеритиски. В результате в момент свершения данного узла в блоке 3 по номеру узла будет записана величина раннего окончания входящей в него ветви, имеющей наиболь - шее значение, т.е. величина раннего свершения узла. Блок 3 работает сле 30 дующим образом. Предварительно узел 96 памяти меток свершения и узел 98 ранних окончаний узлов очищаются от всякой информации. Триггеры 108 и 109 находятся в нулевом состоянии.В процессе анализа ветви блок 1 подает через полюс 16 и блок 3. код номера анализируемой ветви. Работа блока 3 начинается с момента получения от блока 1 сигнала запуска, синхронизированного по тактовому импульЩ су ГИ 3, через полюс 17. Сигнал с полюса 17 поступает на единичные входы первого и второго триггеров 108 и 109 и устанавливает их в единичные состояния. Единичный сигнал с выхода триггера 109 разрешает формирование на выходах элементов И 110-114 управляющих сигналов по соответствующим тактовым импульсам ГИ 4, ГИ 5, ГИ 1, ГИ 2 и ГИ 3. Одновременно единичный сигнал с выхода триггера 109 через полюс 19 поступает в блок 2 и на управляющий вход коммутатора 105, разрешая прохождение через него кода номера анализируемой ветви с полюса 16Этот код с выхода коммутатора 105 поступает на адресный вход узла 96 памяти, па информационном входе кото