Элемент памяти

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик оо 991508(И) М. Кп.з 6 11 С 11/40 с присоединением заявки ЙФ -(23) Приоритет -Государственный комитет СССР но делам изобретений н открытий(72) Авторыизобретения Фи1 Московский институт электронной техйиар,(54) ЭЛЕМЕНТ ПАЖИТИ Изобретение относится к вычислительной технике и может быть использовано в полупроводниковых запоминающих устройствах. ЬИзвестен биполярный инжекционный элемент памяти, в котором для считывания информации используется фиктивный транзистор и фиктивная шина выборки. Структура элемента памяти 10 содержит подложку р-типа проводимос" ти, эпитаксиальный слой п-типа проводимости с сильнолегированной скрытой областью, разделенный на два сегмента изолирующей областью, причем каждый сегмент содержит по два, участка ) -типа проводимости, один из котс- рых служит инжектором, а другой - базой, в базах обоих сегментов созданы коллекторные области И -типа проводимости, скрытый слоЯ является об 2 щим для двух сегментов и соединен. с нижней адресной шиной, база одного сегмента соединена с коллектором другого и наоборот, один из инжекторов соединен с верхней адресной шиной, 25 а другой - с разрядной шиной 1.К недостаткам элемента памяти следует отнести малый полезный сигнал считывания информации.и использование четырех шин выборки. 30 Наиболее близким по техническо 1 Г сущности к изобретению является элемент памяти, содержащий два й -р-й транзистора, включенных в триггерную структуру, и два р -и- р транэистбра, подключенные эмитторами к соответствующим разрядным шинами базы которых соединены с эмиттерами и -р-и транзисторов и адресной шиной 1 2).Недбстаток - малый полезный сигнал разность потенциалов разрядных шин) 10-20 мВ в режиме считывания информации, что обуславливает низкую помехозащищенность элемента памяти.Целью изобретения является повышение надежности элемента памяти за счет повиаения помехозащищенности элемента памяти.Поставленная цель достигается тем, что элемент памяти, содержащий четы ре транзистора, базы первого и второго 9 -и-р транзисторов и эмиттеры третьего и четвертого И-ф-н транзисторов,соединены с адресной шиной, коллекторы первого и третьего транзисторов соединены и подключены к базе четвертого и -р-и транзистора, а коллекторы второго и четвертого транзисторов подключены к базе тре 991508.тьего И -р-И транзистора, эмиттерыпервого и второго И -р-И транзисторовсоединены с первой и второй разрядными шинами соответственно, дополнительно содержит два р -И- р транзистора, эмиттери которых подключены 5 к соответствующим разрядным нинам,а базы и коллекторы - к коллекторуи базе третьего и четвертого и -р -И транзисторов соответственноНа Фиг.1 представлена интеграль ная структура, поперечное сечение на фиг.2 - эскиз топологии, на фиг,З - принципиальная электрическаясхема элемента памяти.Структура биполярного инжекционного элемента памяти содержит подложку 1 р-типа проводимости, эпитаксиальный слой и-типа проводимости с сильнолегированной сврытой областью 2, являющейся эмиттерами и-р-и транзисто"2 р ров 3 и 4, разделенный на два оегмента 5 и б, служащие базами инжекционных р -и -р транзисторов 7 и 8, изолирующей областью 9, .причем каждый сегмент содержит по два участка р -типа 25 проводимости, один иэ которых служит инжектором 10 и 11, а другой - базой 12 и 13, в базах обоих сегментов созданы коллекторные области Пф-типа проводимОсти 14 и 15 а Скрытый слОЙ Являсфф" 3 р ется общим для двух сегментов и соединенадресной шиной 18. База одного . сегмента соединена с коллекторной областью другого и наоборот. Инжекторы соединены с разрядными шинами 17 и 18. 5 На коллекторных областях каждого сегмента сформированы высоколегированные поликремниевые области р -типа проводимости 19 и 20, причем поликремниевая область одного сегмента соединенас инжектором противоположного и наоборот. Области 19, 14, 12 и 20, 15, 13 образуют "паразитныеф р -М -р тран-ф эисторы .21 и 22 соответственно.Элемент памяти работает следующим образом. 45В режиме считывания информации равные токи считывания 10 вытекают иэ разрядных шин 17 и 18 в элемент памяти. Предположим, что элемент 56 памяти находится в состоянии, когда транзистор 8 насыщен и коллекторным током насьвает транзистор 3. Тогда транзистор 4 работает в нормальном активном режиме, но ток через него практическв отсутствует (1 -О), так как напряжение на -И-рпереходе эмиттер-база О 9 этого транзистора равно напряжению лежду коллектором и эмиттером насыщенного транзистора 3 ОЭНо;, что меньше граиичного на Е пряжения отпирания Р -и-рперехода ,)р,р . Транзистор 7 практически работает в нормальном актиэном режиме (в режиме на границе насыщения напряженке на р"И"рпереходе база-коллекторО этбго транзистора равно Оуэнс,сОРИ ). Транзистор 21 работает в режиме насыщения, а транзистор 22 работает в нормальном активном режиме, но ток через него отсутствует (Э:4 так как напряжение О 96 этого транзистора равно напряжению О)и насыщенного транзистора 8. Таким образом, практически весь ток считывания 1 О иэ разрядной шины 18 протекает через;, насыщенный транзистор 8, а ток,.считывания из разрядной шины 17 распределяется между транзистором 7, работающим в нормальном активном режиме, и насыщенным транзистором 21. Полезный сигнал считывания информации (разность потенциалов разрядных шин ЬО ) возникает за счет разности токов эмиттерных диодов (модель типа Эберса-Молла) инжекционных р -и- р транзисторов 7 и 8 (эффект Эрли) и равенЛЮРш Т)О где Ч) - температурный потенциал; дИ - нормальный коэффициент уси- И ления по току И-р-и транзисторов в схеме включения с общей базой; (Р Р - нормальный и инверсный коэфй фициенты усиления по току Р-И-р транзисторов в схеме включения с общей базой, ток считывания, вытекающий из разрядной шины в элемент памяти, - часть тока считывания Тб протекающая через транзистор 7, работающий в нормальном активном режиме. Из приведенного выражения и анализа работы элемента памяти следует, что полезный сигнал считывания тем больше, чем меньший ток 1 протекает через транзистор 7, работающий в нор. мальном активном режиме. Соответственно, если весь ток считывания 1 протекает через транзистор 7 (трайзисторы 21 и 22 отсутствуют, как в известном), то полезный сигнал считывания минимален. Введение двух транзисторов в элемент памяти позволяет увеличить полезный сигнал считывания и помехозащищенность в 5- 10 раэ. мула изобретениЭлемент памяти, содержащий четы ре транзистора, базы первого и второго Р -И- р транзисторов и эииттеры третьего и четвертого И -р-и транзисторов, соединены с адресной шиной, коллекторы первого и третьего транзисторов соединены и подключены к базе четвертого И -р- и тран991508 ИИПИЗаказ 146/71 Т 92 Подписное тная,4 илнал НПП фПатент", г.ужгород, ул зистора, а коллекторы второго и четвертого транзисторов подключенык базе третьего ю-р"и транзистора,.эмиттеры первого и второго Р -и-ртранзисторов соединены с первойи второй разрядники шинами соответ:ственно, о т л и ч .а ю щ и й с я.тем, что с целыэ повышения надежности элемента памяти за счет повыше-..ния помехоэащищенности, в него введены два Р-и- Р транзистора, эмиттеры которых подключены к соответст-вующим разрядным шинам, а базы иколлекторы -. к коллектору и базе третьего и четвертого и -р-И транзисторов соответственно.5 Источники инФормации,принятые во внимание при экспертизе1. Патент СШЪ Ф 4112511,кл. 365188, опублик. 1980.2. ЕЕЕ 155 се "Ореей оТ ТесЬп 10 са 1 Еарееф. 1980, с.222 (прототип).