Делительное устройство

(19) (11) 1)4 006 У 7 ОПИСА ЕН НИЕ ИМУ СВИ ЛЬСТ АВТО ьство СССР52, 1980. ские основь 972, с. 235 л м т Г ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54)(57)ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее генератор тактовых импульсов, первый и второй регистры, узел анализа знаков, первый и второй элементы ИЛИ, первый, второй и третий элементы И, причем выход генератора тактовых импульсов соединен с тактовыми входами первого и второго регистров, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены М+2 поразрядных блоков формирования подготовительных функций, блок определения цифр частного, блок входных регистров, блок регистров памяти разрядности, причем каждый поразрядный блок формирования подготовительных функций содержит элемент памяти деителя, элемент памяти разрядности, элемент памяти переноса, элемент памяти разрешения, первый н второй элементы И-ИЛИ, сумматор по модулю два, одноразрядный комбинационный сумматор прямой цепи, одноразрядный комбинационный сумматор инверсной цени, элемент И прямой цепи, элемент И инверсной цепи, элемент ИЛИ прямой цепи, элемент ИЛИ инверсной цепи, элементы И и ИЛИ дополнения, первый, второй, третий, четвертый и пятый 98512 А элементы И блокировки, первый и второй элементы НЕ, блок определения цифр частного содержит три яруса элементов формирования переноса и разрешения переноса и два элемента ИИЛИ, выходы которых являются соответственно сигналами переноса и частного, блок входных регистров содержит Б пар входных ш + 1 разрядных регистров, где каждая пара состоит из входного регистра делимого н входного регистора делителя, двухканальньп" переключатель нескольких входов на один выход, каждый канал которогоодержит ш + 1.разрядов, каждый разряд входного регистра содержит тактируемый двухступенчатый триггер и элемент И-ИЛИ, блок регистров памяти разрядности содержит для каждой пары входных регистров один статический регистр памяти разрядности из (тп-Х) разрядов и одноканальный переключатель нескольких входов на один выход, где канал имеет. (ш-К) разрядов, в устройство также введены многовходовой элемент ИЛИ-НЕ, триггер установки, триггер и+1 состояния, счетчик записи, дешифратор записи, счетчик считывания, дешифратор считывания, схема сравнения, триггер Т+1 состояния, триггер Т+2 состояния, триггер синхронизации считывания, многовходовый элемент ИЛИ, четвертый, пятый, шестой и седьмой элемен-, ты И, в узел анализа знака введены элементы памяти знака делимого, элемент памяти знака делителя, элемент И-ИЛИ, первый, второй и третий суматоры по модулю два, элементы памяи переноса и разрешения поразрядПо и +такту в выбранный регистрпамяти разрядности и одновременно крегистру 48 соответствующей пары блока 3 записываются соответственно код 5разрядности и и + 1 разряды делимогои делителя. Считывание кода разрядности в элементы 24 памяти разрядности блоков 1 производится с выходовблока 4, а соответствующий регистр Оподключается с помощью единичногосигнала одного из входов выбора считывания. Согласование последовательного ввода чисел различной разрядности в блок 3, определения кода разрядности в блоке 4 с работой блоковформирования подготовительных функцийи блока 7 определения цифр частногопроизводится с помощью блока 6 коммутации ввода-вывода и блока 5 управления. Рассмотрение производится сучетом того, что совместная работапоразрядных блоков 1, блока 7 и узла2 описана ранее, Тактовый сигнал свыхода генератора 50 подается на тактовые входы элементов 21 - 24 памятивсех блоков. 1, узла 2, всех входныхрегистров 48 блока 3, всех регистровблока 4, счетчика записи, счетчикасчитывания, регистра, триггеров бло- ЗОка 6, регистра 51 сдвига, триггеров53 и 54 блока 5,Пусть на шину 16 подан сигналустановки, устройство находится висходном состоянии, это значит, .что 35триггер 53 установки, триггер 54и+1 состоянии и регистр 51 сдвигаблока 5 управления в нулевом состоянии, кроме того, в нулевом состоянии счетчик записи, счетчик считыва Ония, регистр, триггер Т+1 состояния,триггер Т+2 состояния и триггер блока 6. Все регистры блоков 3 и 4 и элементы памяти блоков 1 и 2 находятсяв произвольном состоянии, На выходе 45элемента ИЛИ нуль, поэтому сигнал переполнения на шине 18 также, нуль,чторазрешает прохождение сигнала "Запуск" на 3 - вход триггера 53 установки. Сигнал "Запуск" подается иа 50шину 15. Первым тактом после снятиясигнала установки шины 16 (тот тактимеет номер и+2 цикла ввода) включается в единицу триггер 53 установки. Сигнал с выхода триггера 53 подается на шину 17 синхронизации записи, на вход управления установкойв нуль регистра 51 сдвига и на вход элемента И 55. Снимается управлениеустановкой в нуль регистра 51, разрешена подача и состояния шины 14.В этот момент на выходе элементаИЛИ-НЕ 52 единица, которая подаетсяна входы старшего разряда всех регистров 48 блока 3, При значениивхода направления ввода единица(ввод старшими разрядами вперед) разрешена параллельная запись информации в регистр 48, имеющий на входевыбора единицу, т.е, регистр, соответствующий состоянию нуль счетчиказаписи. Первым тактом цикла вводазаписываются первые разряды делимого и делителя (старший или младшийв зависимости от значения входа направления ввода соответствующегорегистра), в первый разряд регистра51 зайисывается единица, на выходеэлемента ИЛИ 52 появляется нуль. После первого такта единица появляетсяна входах второго разряда, на остальных входах будут нули. Вторым тактом записывается второй разряд дели"мого и делителя (при подаче старшими разрядами вперед запись во второй разряд, при нодачемладшими разрядами вперед сдвиг) Каждым следующим тактом запись делимого и делителя производится аналогично предыду"щим и одновременно сдвигается единица в регистре 51.,По и такту в регистры 48 записываются разряды делимого и делителя, а на шине 14 уп-равления появляется и состояние, которое поступает через элемент И 55на К-вход триггера 53 установки, ачерез элемент И 57 на 0-вход триггера 54 и+1 состояния, на вход разрешения записи блока 4, на вход управления счетом счетчика записи и на первый вход блока б, По и+1 такту происходит запись кода разрядности в регистр разрядности блока 4 с нулевымномером, записываются и+1 разрядыделимого и делителя в регистры 48блока 3 с нулевым номером, регистры48 делимого, делителя с нулевым номером переходят в состояние памятизаписанных чисел. По Т+2 такту происходит считывание из блоков 3 и 4значений делимого, делителя и кодаразрядности в элементы памяти блоков 1 и узла 2, кода разрядности врегистр блока 6, на шине 11 образуется значение знакового разряда част198512Ветвь Знак делителя Перенос е 0 Прямая 0 Инверсная 0 Инверсная Прямая П р и м е ч а н и е, 0 - "+"; ного. Одновременно с получением частного первого цикла начинается вводчисел торого цикла. Изменение уровня сигнала на шинах 12 и 13 направления ввода нужно производить по и+2такту, при в+1 состоянии на шине7синхронизации записи, тогда одновременно с подачей первых разрядов чисел следующего цикла на шины 9 и 1 Овключается соответствующее направление ввода. Определение момента начала выдачи соответствующего частногоот данных делимого и делителя производится следующим образом. В моментподачи и состояния на шину 14 управления код счетчика записи на шинах8 соответствует входным регистрам 48делимого и делителя блока 3, в которые п+ тактом окончательно записываются данные числа. В момент появления выходного Т+1 состояния на шине 19 синхронизации считывания кодсчетчика считывания на шинах 20 соответствует номеру регистров блоков 3 и 4, из которых Т+2 тактом в элементы памяти блокови узла 2 считываются делимое, делитель, код разрядности, Равенство кодов шин 8 и 20, определяемое для кода шин 20 при Т+1 состояния шины 19, показывает момент выдачи знакового разряда искомого частного, где код шин 8 записан ра О нее во внешних элементах памяти, Приработе с сигналом переполнения шины 18 в качестве сигнала,. останавливающего ввод очередной пары делимого и делителя до его снятия, вводимые числа могут иметь любую разрядность в пределах от К до М при произвольном количестве регистров в блоках 3 и 4. Если будет превышена емкость блоков 3 и 4, то возникает перепол нение и остановка ввода очереднойпары чисел. Для исключения остановки ввода минимальная разрядность чисел К должна быть согласована с емкостью блоков 25,3 и 4.1198512 Составитель В. Гусевдактор М, Дылын Теехред С.Мигунова Корректор Г.Решет 7 сное 5 наб., д Филиал ППП "Патент", г.,ужгород, ул. Проектн аказ 7722/48 ВНИИПИ Госуд по делам 133035, МоскТир рственнизобрет а, Жго коми ний и о Раушск Подта СССРрытийных блоков формирования подготовительных функций одинаковы и содержат основной триггер, вспомогательный триггер, построенные на элементах И-ИЛИ-НЕ,первый, второй, третий и четвертый элементы НЕ, крометого, в устройство введены шина направления ввода делимого, шина направления ввода делителя, шина синхронизации ввода, шина синхронизации считывания, шины счетчика записи, шина счетчика считывания, в каждом поразрядном блоке формированияподготовительных функций выход элемента памяти делителя соединен с входом первого элемента НЕ и первымвходом сумматора прямой цепи, выходпервого элемента НЕ соединен с первым входом сумматора инверсной цепи, выход сумматора прямой цепи соединен с первыми входами элемента Ии элемента ИЛИ прямой цепи, вторыевходы элемента И и элемента ИЛИ прямой цепи соединены с выходом первого элемента И блокировки, вторыевходы элемента И и элемента ИЛИ инверсной цепи соединены с выходомэлемента ИЛИ дополнения, выходы элементов И, ИЛИ прямой цепи и элементов И, ИЛИ инверсной цепи соединеныс первыми входами соответственно второго, третьего, четвертого и пятогоэлементов И блокировки, вторые входы которых соединены с выходом второго элемента НЕ, выходы четвертогои пятого элементов И блокировки сое"динены с первыми информационнымивходами соответственно элементов памяти переноса и разрешения, выходывторого и третьего элементов И блокировки соединены с вторыми информационными входами соответственно элементов памяти переноса и разрешения,третий информационный вход памятипереноса соединен с выходом сумматора по модулю два, первый вход которого соединен с выходом первого элемента И-ИЛИ, третий информационный входэлемента памяти разрешения, соединенс выходом элемента И дополнения, выход второго элемента И-ИЛИ соединенс информационным входом элемента памяти делителя, выход элемента памятиразрядности соединен с первым входомэлемента ИЛИ дополнения, с первымвходом первого элемента И блокировкиданного разряда и с входом второго элемента НЕ предыдущего разряда, второй вход элемента ИЛИ дополнения соединен с выходом переноса сумматора.инверсной цепи предыдущего разряда,второй вход первого элемента И блоки-.ровки соединен с выходом переносасумматора прямой цепи предыдущегоразряда, информационный вход элемента памяти разрядности данного разряда соединен с первым входом элемента И дополнения предыдущего разрядаи с соответствующим выходом блокарегистров памяти разрядности, выходэлемента памяти переноса данного разряда соединен с вторыми входами сумматоров прямой и инверсной цепей следующего более старшего разряда и ссоответствующими входами элементовИ-ИЛИ блока определения цифр частного, выход элемента памяти разрешенияданного разряда соединен с третьимивходами сумматоров прямой и инверснойцепей следующего более старшего разряда и с соответствующими входамиэлементов И-ИЛИ блока определенияцифр частного, входы управления элементов памяти переноса, разрешения,делителя и разрядности поразрядныхблоков формирования подготовительныхфункций соединены с входами управления элементов памяти знаков делимогои делителя узла анализа знаков, с информационным входом триггера Т+2 состояния, с входом управления режимамипервого регистра и с выходом первогоэлемента ИЛИ, первые входы выбораэлементов памяти переноса и разрешения всех поразрядных блоков соединены с выходом элемента памяти знакаделителя и с первым входом первогосумматора по модулю два узла анализазнаков, вторые входы выбора элементов памяти переноса и разрешениявсех поразрядных блоков соединены свыходом переноса блока образованияцифр частного, вторые входы элементов И дополнения и сумматора по модулю два каждого поразрядного блокаформирования подготовительных функций соединены с выходом элемента ИИЛИ узла анализа знаков, первый инверсный и второй прямой входы первого элемента И-ИЛИ всех поразрядныхблоков соединены с выходом второгосумматора по модулю два узла анализа знаков, третий вход первого элемента И-ИЛИ каждого поразрядногоблока соединен с соответствующим выходом первого канала двухканального переключателя нескольких входов на один выход блока входных регистров, четвертый вход первого элемента И-ИЛИ каждого поразрядного блока соединен с соответствующим выходом первого канала двухканального переключателя, взятого со сдвигом на один разряд в сторону младших разрядов, первый инвер ый и второй входы второго элемента И-ИЛИ всех поразрядных блоков соединены с выходом третьего сумматора по модулю два узла анализа знаков, третий вход второго элемента И-ИЛИ каждого поразрядного блока соединен с соответствующим выходом второго канала двухканального переключателя нескольких входов на один выход блока входных регистров, четвертый вход второго элемента И-ИЛИ каждого поразрядного блока соединен с соответствующим выходом второго канала двухканального переключателя, взятого со сдвигом на один разряд в сторону младших разрядов, в блоке анализа знаков выход элемента памяти знака делимого соединен с вторым входом первого сумматора по модулю два, первый вход второго сумматора по модулю два соединен с информационным входом элемента памяти знака делимого, с первым инверсным, с вторым прямым входами элемента И-ИЛИ блока анализа знаков и с выходом старшего разряда первого канала двухканального переключателя блока входных регистров, второй вход второго сумматора по модулю два узла анализа знаков соединен с выходом предстаршего разряда первого канала двухканального переключателя блока входных регистров, первый вход третьего сумматора по модулю два узла анализа знаков соединен с информационным входом элемента памяти знака делите" ля, с третьим и четвертым входами элемента И-ИЛИ узла анализа знаков и с выходом старшего разряда второго канала двухканального переключателя блока входных регистров, вто" рой вход третьего сумматора по модулю два узла анализа знаков соединен, с выходом предстаршего разряда второго канала двухканального переключателя блока входных регистров, выход первого сумматора по модулю два узла анализа знаков соединен с первым инверсным входом первого элемента И-ИЛИ и с первым прямым входом второго элемента И-ИЛИ блока определения цифр частного, выход второго элемента И-ИЛИ блока определения цифр частного соединен с шиной частного, вторые входы, третьи четвертые и пятые инверсные входы первого и второго элементов И-ИЛИ блока определений цифр частного соединены с выходом триггера Т+2 состояния, остальные одноименные входы первого и второго элементов И-ИЛИ объединены и соединены с соответствующими выходами элементов сигналов переноса и разрешения переноса предыдущих разрядов, входы каждого элемента И-ИЛИ соединены с соответствующими выходами элементов сигналов переноса и разрешения переноса предыдущих разрядов, числовые входы входных регистров с нечетными номерами соединены с шиной делимого, числовые входы входных регистров с четными номерами соединены с шиной делителя, входы направления ввода входных регистров с нечетными номерами соединены с шиной направления ввода делимого, входы направления ввода входных регистров с четными номерами соединены с шиной направления ввода делителя, выходы разрядов входных регистров с нечетными номерами соединены с соответствующими входами первого канала двухканального переключателя несколькихФвходов на один выход, выходы разрядов входных регистров с четными номерами соединены с соответствующими входами второго канала двухканального переключателя нескольких входов на один выход, входы выбора входных регистров, взятых с номерамн по порядку счета, соединены попарно, каждая пара - со своим входом выбора соответствующего регистра блока памяти разрядности и с соответствующим выходом дешифратора записи, входы управления двухканального переключателя блока входных регистров соединены с соответствующими входами одноканального переключателя блока регистров памя-ти разрядности и с соответствующими выходами дешифратора считывания, входы управления записи всех входных регистров соединены с соответствующи 1198512ми выходами второго регистра, с соответствующими входами многовходовогоэлемента ИЛИ-НЕ и с соответствующими информационными входами всех ре-..гистров блока памяти разрядности,входы разрешения записи всех регистров блока памяти разрядности соеди"иены с информационным входом триггера и+1 состояния, с выходом первого элемента И, с выходом управлениясчетом счетчика записи и с первымвходом второго элемента И, выходыразрядов блока регистров памяти разрядности соединены с соответствующими входами одноканального,переклю"чателя нескольких входов на одинвыход, в каждом входном регистре информационный вход разрядного триггера соединен,с выходом элемента ИИЛИ этого же разряда, выход триггера является выходом соответствующегоразряда регистра и соединен с первым,вторым входами элемента И-ИЛИ этогоже разряда, а также с третьим входомэлемента И-ИЛИ более младшего разряда, четвертые входы элементов И-ИЛИвсех разрядов и третий вход элемента И-ИЛИ старшего разряда соединеныи являются числовым входом входногорегистра, пятый инверсный, шестойи седьмой входы всех элементов И-ИЛИвходного регистра объединены и являются входом направления ввода, восьмой, девятый и десятый инверсныйвходы всех элементов И-ИЛИ входногорегистра объединены и являются вхо.гдом выбора, одиннадцатый вход и двенадцатый инверсный вход элемента ИИЛИ каждого разряда объединены иявляются для каждого разряда входом управления записи, первыйвход первого элемента И соединенс К-входом триггера установкии с выходом третьего элемента И,второй инверсный вход первого элемента И соединен с первым инверснымвходом четвертого элемента И, с входом блокировки дешифратора записис выходом пятого элемента И и с шиной переполнения, второй вход четвертого элемента И соединен с шинойзапуска, а его выход с 3 -входомтриггера установки, первый вход треть.его элемента И соединен с шиной управления, а его второй вход соединенс выходом триггера установки, с входом управления установкой в ноль второго регистра и с шиной синхронизации записи, выход многовходового элемента ИЛИ-НЕ соединен с входом .второго регистра, выход триггера и+1 состояния соединен с первым входом шестого элемента И, входы установки триггера установки, триггераи+1 состояния, триггера Т+2 состояния, триггера синхронизации считывания, первого регистра, счетчика считывния, счетчика записи соединены сшиной установки, выходы счетчиказаписи соединены с соответствующимивходами дешифратора записи, схемысравнения и с соответствующими шинами счетчика записи, выходы счетчикасчитывания соединены с соответствующими входами дешифратора считывания, схемы сравнения и соответствующими шинами счетчика считывания, выход схемы сравнения соединен с первым инверсным входом седьмого элемента И, с вторым инверсным входом шестого элемента И, с вторым входом второго элемента И и с первым входом пятого элемента И, выход седьмого элемента И соединен с первым входом первого элемента ИЛИ, выход шестого элемента И соединен с вторым входом первого элемента ИЛИ, выход триггера Т+1 состояния соединен с вторым входом седьмого элемента И и с третьим инверсным входом шестого элемента И, выход многовходового элемента ИЛИ соединен с вторым входом пятого элемента И, с четвертым инверсным входом шестого элемента И и с третьим инверсным входом второго элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с информационным входом триггера Т+1 состояния, с входом управления счетом считчика считывания и с последовательным выходом первого регистра, выходы разрядовпервого регистра соединены с соответствующими входами многовходового элемента ИЛИ, параллельные входы первого регистра соединены с соответствующими выходами одноканального переключателя нескольких входов на один выход блока регистров памяти разрядности, являющимися выходами блока регистров памяти разрядности, выход второго элемента ИЛИ соединен с информационным входом триг1198512 гера синхронизации считывания, выход которого соединен с шиной синхронизации считывания, в элементахпамяти переноса и разрешения информационный вход вспомогательного триггера соединен с выходом основноготриггера, а выход вспомогательноготриггера является выходом элементапамяти переноса и разрешения, тактирующий вход вспомогательного триггера соединен с входом первого элемента НЕ и является тактов .м входомэлемента памяти переноса и разрешения, выход первого элемента НЕ соединен с первым тактирующим входомосновного триггера, первый и второйинформационные входы основного триггера объединены и являются первыминформационным входом элемента памяти переноса и разрешения, третий ичетвертый информационные входы основного .триггера объединены и являютсявторым информационным входом элемен"та памяти переноса и разрешения, пятый информационный вход основноготриггера является третьим информационным входом элемента памяти переноса и разрешения, второй и третийтактирующие входы основного триггерасоединены с входом второго элементаНЕ и являются первым входом выбораэлемента памяти переноса и разрешения, четвертый и пятый тактирующие 1Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих вычислительных систем.Цель изобретения - повышение быстродействия устройства.На фиг. 1 представлена функциональная схема делительного устройства; на фиг. 2 - функциональная схема поразрядного блока формирования.подго О товительных функций; на фиг. 3 - функциональная схема элемента формирования переноса и разрешения гереноса; на фиг. 4 - функциональнаясхема блока определения цифр част входы основного триггера соединеныс выходом второго элемента НЕ, шестой и седьмой тактирующие входы основного триггера соединены с входомтретьего элемента НЕ и являются вторым входом выбора элемента памятипереноса и разрешения, восьмой и девятый тактирующие входы основноготриггера соединены с выходом третьегоэлемента НЕ, десятый тактирующийвход основного триггера соединен свходом четвертого элемента НЕ и является входом управления элементапамяти переноса и разрешения, выходчетвертого элемента НЕ соединен содиннадцатым, двенадцатым, тринадцатым и четырнадцатым тактирующимивходами основного триггера, тактовыевходы элементов памяти делителя, разрядности, переноса и разрешения всехпоразрядных блоков формирования подготовительных функций, элементов памяти знаков делимого и делителя узлаанализа знака, всех входных регистров блока входных регистров, всехрегистров памяти разрядности блокарегистров памяти разрядности, триггера установки, триггера и+1 состояния, триггера Т+1 состояния, триггера Т+2 состояния, траггера синхронизации считывания, счетчика записи исчетчика считывания соединены с выходом генератора тактовой частоты. 2ного; на фиг. 5 - функциональная. схема блока входных регистров; на фиг. б - функциональная схема блока управления.Целительное устройство содержит М+2 поразрядных блоков 1 формирования подготовительных функций, узел12 анализа знаков, блок 3 входных регистров, блок 4 регистров памяти разрядности, блок 5 управления, блок 6 коммутации ввода-вывода, блок 7 определения цифр частного, Устройство имеет шины 8 счетчика записи, шину 9 делимого, шину 10 делителя, шину 11 частного, шину 12 направле 9852ния вво,:. лгтимогокану 13 направления но,:;в;с-.вг.с.вццщч 4 .правпення пил; , ;н,ч; ка вру, 6 установки, шину 17 синхронизации записи,Шину 18 переполнения, шину 9 синхрониэации считывания, шины 20 счетчика считывания, Поразрядный блокформирования поде топи "ельныхфункций содержит элемент 2 памятипереноса, элемент 22 памяти раэреше 1 Ония, элемент 23 памяти делителя,элемент 24 памяти разрядности, первый, второй элементы И-ИЛИ 25 и 26,элемент НЕ 27, элемент 28 сумма помодулю два, элемент ИЛИ 29 цополнения, элемент НЕ 30, одноразрядныйкомбинационный сумматор 31 прямойветви, одноразрядный комбинационныйсумматор 32 инверсной ветви, элементИ 33 прямой ветви, элемент И 34 инверсной ветви, элемент ИЛИ 35 прямой ветви, элемент ИЛР 36 инверснойветви, эпемент И 37 дополнения, элементы И 38-42 блокировки. Блок 7определения цифр частного состоит25иэ трех групп, которые содержат элементы 43 формирования переноса иразрешения переноса, и элементы ИИЛИ 44 и 45. Элемент 43 формированияпереноса и разрешения переноса содер-ЗОжит элемент И-ИЛИ 46 и элемент И 47.Блок 3 входных регистров содержитР пар входных регистров 48 делимогои делителя и двухканальный переключатель 49. Блок 5 управления содер- З 5жит генератор 50 тактовых импульсов,регистр 51 сдвига, элемент ИЛИ-НЕ52, триггер 53 установки, триггер54 и+ состояния элементы И 55, 56и 57, Блок 5 управления имеет вход 1 Оуправления шины 14, вход запуска шины 15, вход установки шины 16,вход синхронизации записи шины 17.Устройство работает следующим образом. 45 Пусть на входах управления блокови на входе управления узла 2 сформировано единичное состояние. В блокахэто состояниеподается навходы управления элементов памяти. На информационные входы элементов 23 памяти делителя подаются соответствующие разряды делителя, а на два старших разряда - значение знака делителя. 55 На информационный вход элемента 24 памяти разрядности младшего (-4) разряда подается единица, на информационные входы элементов 24 памяти разрядности остальных разрядов подаютсянули. В элементы 23. и 24 памяти запись производится только при наличии единичного состояния на их входах управления. На информационныевходы элементов 21 памяти Функциипереноса подается прямое или инверсное значение соответствующих разрядов делимого со смещением на сдинразряд в сторону младших разрядов поотношению к делителю, младший разрядделимого подается на информационныйвход элемента 21 дополнительногопредмладшего (-5) блока 1. На информационный вход элемента 22 памятипредмладшего блока 1 через элементИ 37 подается единица разрядностис выхода блокамладшего разряда втом сдучае, если делимое инвертиру-.ется, что производится при наличиина входах блоков 1 единичного сигнала инверсии,д елимого. Делимое, согласно таблице, инвертируется, если знаки делимого и делителя равны соответственно (1) и (01). Для этого элементом И-ИЛИ узла 2 вырабатывается сигнал инверсии делимого, подаваемый на входы блоков 1. При наличии единичного состояния на управляющих входах элементы 21 и 22 памяти принимают информацию, а действие остальных входов блокируется. На информационные входы элементов 22 памяти остальных блоков 1 подаются нули. Следующим тактом, подаваемым на тактовые входы элементов 23, 24, 21 и 22 памяти, указанные значения делителя, делимого и дополнительных единиц младшего разряда записываются в соответствующие элементы памяти. В результате чего с выходов элементов 21 и 22 памяти данного разряда на входы сумматора 31 прямой ветви и сумматора 32 инверсной ветви следующего разряда подается прямое или инверсное значение делимога (в дальнейшем удвоенного остатка), т.е, со сдвигом на один разряд в сторону старших разрядов. На сумматоры 31 прямой ветви подаются соответствующие разряды прямого значения делителя с выходов элементов 23 памяти, а на сумматоры 32 инверсной ветви - соответствующие разряды инверсного значения целителя с выходов инверторов. В блоке 1 младшего разряда на5 0 15 20 известен, При положительном делимоми положительном делителе инвертируется делитель, что соответствуетсуммированию "+" удвоенного остаткас "-" делителем, значит должно выбираться значение входов инверсной ветви, а е = 1 при Т+2 состояния. При"-" делимом и "-" делителе инвертируется делимое, что соответствует суммированию +" удвоенного остатка с"-" делителем, значит должно выбираться значение входов прямой ветви,а е = 1 при Т+2 состояния. При "-"делимом и "+" делителе инверсий нет, 35 что соответствует суммированию "-"удвоенного остатка с "+" делителем,значит должно выбираться значениевходов прямой ветви, а е = О при Т+2состояния. При положительном делимом 40 и отрицательном делителе есть инверсия делимого н делителя, что соответствует суммированию "-" удвоенногоостатка с "+" делителем, значит должно выбираться значение входов инверс-.45 ной ветви, а е = О при Т+2 состояния.Таким образом, значение выхода е приТ+2 состоянии противоположно значению знака частного на вине.11. ПриТ+2 состоянии на шине 11 образуется 50 знак частного, а иа выходе переносаблока 7 - сигнал для выбора первогоостатка. Следующим тактом (.считаем,что такт после Т+2 такта являетсяпервым тактом следующего цикла деле ния), т,е. первым тактом, в элементв21 и 22 памятИ записываются значенияправильного первого остатка в видедвух чисел, выраженных функциями П первый вход элемента ИЛИ 29 подается единица разрядности, на выходеэлемента ИЛИ 29 образуется единицамладшего разряда от инверсии делителя. На выходах сумматоров 31 образуются поразрядные суммы и переносы при прямом значении делителя,а на выходах сумматоров 32 - поразрядные суммы и переносы при инверсном значении делителя. На выходахэлементов И 33, ИЛИ 35 обр"-зуютсясоответственно подготовительныефункции переноса (О) и разрешенияпереноса (Р) прямой ветви. На выходах элементов И 34, ИЛИ 36 образуются соответственно подготовительные функции переноса (0) и разрешения переноса (Р) инверсной ветви,На прямых информационных входах элементов 21 и 22 памяти появляютсязначения подготовительных функцийР, Р прямой ветви, а на инверсныхинформационных входах - значения О,Р инверсной ветви. Одновременно собразованием подготовительных функций О, Р следующей операции на прямых и инверсных входах элементов 21и 22 в блоке 7 происходит образование.опережающего переноса по подготовительным функциям данного такта,записанным в элементах 21 и 22 памяти. Образование опережающего переноса в блоке 7 происходит во всех тактах, кроме Т+2 такта, в котором вэлементах 21 и 22 памяти записанопрямое или инверсное значение делимого, т.е. в начале цикла деления.Вследствие этого для правильного нахождения первого остатка нужно выбрать результат прямой или инверснойветвей по известным значениям знаков делимого и делителя. В Т+2 такте значение опережающего переноса(е) на выходе переноса блока 7 определяется поэтому принудительно. Таккак в устройстве одновременно образуются сумма удвоенного остатка сположительным делителем и сумма удвоенного остатка .с отрицательным делителем, то одна из этих сумм пра"вильная, а другая неправильная, Нравильная сумма образуется от суммирования положительного делимого (удвоенного остатка) с отрицательным делителем или отрицательного делимого(удвоенного остатка) с положительнымделителем. Сумма прямой ветви подается на прямые входы, а сумма инверснойветви - на инверсные входы элементов21 и 22 памяти, на знаковые входы которых подаются соответствено значения знака делителя с выхода элемента памяти узла 2 и опережающий перенос (е).с выхода переноса блока 7, асоответсвующая сумма выбирается согласно таблице. Таблица действительна во всех тактах после записи первого остатка в элементы 21 и 22 памяти. Состояние входов прямой ветви выбирается, если значения знаковых входов совпадают, а если различны, то выбирается состояние инверсных входов.После Т+2 такта в элементах 21 и 22 памяти записано прямое или инверсное значение делимого, знак которогои Р, которые сразу подаются на сумматоры 31 и 32 прямой и инверсной ветвей со сдвигом на один разряд в сторону старших разрядов. В прямой и 5 инверсной ветвях образуются два значения второго остатка: одно правильное, другое неправильное. Одновременно с этим значения записанных в элементах 21 и 22 функций 0 и Р подаются соответственно на входы переноса и разрешения блока 7, в котором происходит образование опережающего переноса на выходе переноса и очередной цифры частного на выходе элемента И-ИЛИ 45, подаваемой на шину 11 частного. Блок 7 определения цифр частного построен на узлах 43 формирования переноса и разрешения переноса (фиг. 3), включанных груплами. При первом состоянии на шине 11 появляется первый значащий разряд частного (разряд переполнения), По второму такту в элементы 21 и 22 памяти записываются правильные значе 25 ния второго остатка, затем производится одновременное образование второй значащей цифры частного правильного и неправильного третьего остатка. В каждом следующем такте опера" ции повторяются аналогично. Частное имеет и + 1 разряд, для определения одной цифры частного используется один такт, все такты имеют одинаковую длительность. В цепях формиро" 35 вания остатка сигнал распространяется через последовательно соединен" ные одноразрядный сумматор 31 (32) на три входа и два выхода (считаем, что сумматор имеет 4 уровня элемен ,тов типа И, ИЛИ), элемент И 38 (ИЛИ 29), элемент И 33, ИЛИ 35, И 34 ИЛИ 36 элементы И 41, 42, 39 и 40, т.е. через 7 уровней элементов типа И, ИЛИ, а без учета блокирующих эле ментов И 38-42 через 6 уровней элементов типа И, ИЛИ. В блоке 7 для 81 разряда сигнал распространяется через 8 уровней элементов ти а И, ИЛИ (4 элемента И-ИЛИ), 50На элементы 23 памяти делителя и входы элементов 21 памяти делитель и делимое при Т+1 состоянии подаются в соответствии с условием: если значения знакового разряда и разряда 55 переполнения совпадают, то исключается знаковый разряд, знаковым становится разряд переполнения, делитель или делимое подается беэ смещения; если же значения знакового разряда и разряда переполнения не совпадают, то исключается младший .разряд, делитель или делимое подается со смещением на один разряд в сторону младших разрядов, а коррекция порядка производится вне устройства. Смещение делителя и делимого реализуется соответственно на элементах И-ИЛИ 25 и 26 блоков 1. На входы элемента И-ИЛИ 26 (-1 ) разряда подаются соответственнои ( - 1) разряды делителя, а на управляющий вход-сигнал анализапереполнения делителя с выхода элемента сумма по модулю два узла 2. На входы элемента И"ИЛИ 25 (х - 1 ) разряда подают - соответственно ( + 1) и х разряды делимого, а на управляемый вход- сигнал анализа переполнения делимого с выхода элемента сумма по модулю два узла 2. При наличии единицы на управляющих входах есть смещение, при наличии нуля нет. При подаче делимое имеет также постоянное смещение на один разряд вправоРабота устройства при изменении разрядности, которое производится записью единицы с младшего разряда по Т+2 такту в соответствующий элемент 24 памяти разрядности происходит следующим образом. Старший разряд делимого и делителя всегда записывается в один и тот же разряд, его место фиксируется, а младший разряд смещается в зависимости от разрядности, которая определяется единицей разрядности, записываемой в элементы 24 памяти. Во всех более старших разрядах элементов 24 памяти записаны нули. Единица разрядности подается после Т+2 такта с выхода элемента 24 младшего разряда на выход элемента ИЛИ 29 и на вход запрета элемента И 38 блокировки этого же разряда. Таким образом, в инверсной ветви младшего разряда всегда подается дополнительная единица как перенос из более младшего разРяда, а в прямой ветви блокируется подача переноса иэ более младшего разряда, Единица разрядности также подается через элемент НЕ 27 на входы элементов И 39- 42 блокировки предмладшего разряда. Первым тактом. нового цикла в элементы 21 и 22 предмладшего разряда запишутся нули, которые будут в них записываться каждым тактом вплоть до следующего Т+2 такта. После первого такта младший разряд данной разряд-. ности полностью отключается от предыдуцих разрядов и на его значение и значения более старших разрядов .предыдушие младшему разряды не влия" ют вне зависимости от состояния эле ментов 23, 24, 21 и 22 памяти предыдущих младшему разрядов, кроме эле-, ментов 21, 22 памяти предмладшего разряда, в которых после первого также обязательно записаны нули, С выхо дов элементов 21 и 22 предмладшего разряда после первого такта нули подаются также на соответствующие вхо; ды переноса и разрешения блока 7 об- . разования цифр частного, что запреща ет распространение опережающего переноса из всех предыдущих младшему разрядов, а до первого такта после Т+2 такта опережающий перенос на вы" ходе переноса блока 7 определяется принудительно. Значения элементов, 21 - 24 (с учетом нулей в элементах 21 и 22 предмладшего разряда) предыдущих младшему разрядов данной разрядности могут быть произвольнымиеБуферным устройством, осуществляющим согласование между работой блоков 1 и 7 и последовательным вводом делимого и делителя, является З 5 блок 3 входных регистров, а управление разрядностью данного цикла работы блоков 1 и 7 производит блок 4 регистров памяти разрядности. Блок 3 входных регистров содержит И пар 40 входных регистров 48 делимого и делителя,.которые необходимы для про" межуточного хранения чисел при работе с переменной разрядностью, определяемой в момент прихода и состоя ния по шине 14 управления, Делимое и делитель вводятся последовательно, синхронно, по одному. разряду эа такт, кажцое в свой входной регистр одной пары 48, Делитель и делимое не зависимо друг от друга могут вводи", ться как старшими разрядами вперед, так и младшими разрядами вперед при условии, что ввод синхронный, а разрядность делимого ч делителя одина-55 кова. Вследствие этого возникают 4 комбинации последовательного синхронного ввода, Разряды делимого подаются на шину 9, а направление еговвода выбирается состоянием. шины 12,если оно нуль, то делимое вводитсямладшими разрядами вперед, если единица, то старшими разрядами вперед.Разряды делителя подаются на шину10, а направление его ввода выбирается состоянием шины 13 аналогичновыбору направления делимого, Парарегистров, в которые производитсяввод делимого и делителя, выбираетсяединичным сигналом соответствующего.входа переключения записи, сигналпереключения записи присутствуеттолько на одном из входов, а подается на эти входы с выходов дешифратора записи блока 6. Каждый входной регистр пары выполняет следующиефункции. При значении входа выборануль все разряды регистра находятсяв состоянии памяти, при значениивхода выбора единица, а входа направления ввода нуль регистр работаеткак сдвиговый регистр для ввода числа младшими разрядами вперед. Призначении входа выбора единица, входанаправления ввода единица входноезначение числа поступает одновременнона все разряды регистра, а записьпроизводится только в тот разряд, навходе управления записи которого естьединица, остальные разряды останутсяв состоянии памяти. Если единица навходах управления записи с каждымтактом последовательно сдвигается отвходного старшего разряда к младше- .му, то в данном режиме регистр работает как регистр для ввода числастаршими разрядами. При любом направлении ввода старший разряд числа любой разрядности записывается в старший разряд регистра. Двухканальныйпереключатель 49 блока 3 по единичному сигналу одного из входов переключения считывания подключает к выходам делимого и делителя блока 3соответствующие выходы регистров 48делимого и делителя. В блоке 4 ре-.гистров памяти разрядности содержит- .ся несколько статических регистровпамяти, по одному для каждой парывходных регистров блока 3. При появлении состояния на входе разрешениязаписи возможна запись параллельногокода разрядности в регистр, выбран ный единичным сигналом одного из входов выбора записи.