Декодирующее устройство кода рида-соломона

СОЮЗ СОВЕТСНИСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК Н 0 02 РЕТЕНИЯ Е ИЗО СА ТОРОМ оваь усто го элеменПЗУ или в ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР(56) Авторское свидетельство СССРУ 809568, кл. Н 03 М 13/00, 1978.Техника средств связи Серия:Техника проводной связи, 1983,1 Ф 7, с,29, рис.1.(57) Изобретение относится к вычилительной технике. Его использование в системах передачи и перераб Изобретение относится к вычисли тельной технике и может быть испол зовано в системах передачи и переработки цифровой информации.Цель изобретения - повышение до стоверности декодирования и увеличение информативности устройства.Блок-схема устройства приведена на фиг,1; на йиг, 2 и 3 представле ны блок синхронизации и временные диаграммы сигналов на его выходах на йиг.4-6 показаны соответственно укрупненная и подробные функциональные схемы блока управления, на фиг,.7-9 изображены соответственно арифметический блок, коммутатор и индикатор ошибки; на йиг. 10 дан алгоритм работы устройстваДекодирующее устройство кода Рида-Соломона (РС) содержит первый третий блоки 1-3 оперативной памя.801640830 А ки цифровой информации позволяет повысить достоверность декодир ния и увеличить инйормативност ройства, которое содержит блоки 1 2 оперативной памяти, коммутаторы 4, 5, блоки 7, 8 сумматоров по мо дулю два, йормирователь 9 обратно элемента, буферные регистры 10, 1 и арифметический блок 15. Положительный эффект достигается благод ря введению блока 3 оперативной п мяти, коммутатора 6, буферных регистров 12-14, блока 16 синхронизации, блока 17 управления и инди катора 18 ошибки. 2 з,п.ф-лы, 1 табл., 10 ип. ти, первый-третий коммутаторы 4-6,первый и второй блоки 7 и 8 суммато-ров по модулю два, йормирователь 9обратного элемента, первый-пятыйбуферные регистры 10-14, арифметический блок 15, блок 16 синхрониза"ции, блок 17 управления и индикатор18 ошибки. На йиг. 1 показаны информационная шина 19, установочные входы 20, вход 21 запуска и управляющийвыход 22,йормирователь 9 обратнота может быть выполнен навиде комбинационной схемы.Блок 16 синхронизации выполнен1640830 рректор И,Муска актор. Т.Юр ков з 1266 ираж 463 одписно роизводственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101 Государственного 113035, ставитель О,Ревински Техред Л,Олийнык митета по изобрет сква, Ж, Раушс ям и открытиям при ГКНТ СС наб., д, 451640830 40 На фиг, 2 показаны также выходы 30 блока 16.Яа фиг, 3 обозначены следующие сигналы: а - импульсы с выхода генератора 23, б - к - сигналы на выходах 30.1-30,9 блока 16.Блок 17 управления содержит (фиг.4) первый-третий дешифраторы 31-33, первый и второй преобразователи 34 и 35 кода, буферный регистр 36, первый и второй источники 37 постоянного кода, первьй-третий счетчики 38-40 импульсов и первый и второй коммутаторы 41 и 42. На Фиг. 4 15 показаны информационные входы 43, контрольный вход 44, вход 45 запуска, управляющие входы 46, выход 47 и первая-четвертая группы 48-51 выходов блока 17, 20Более подробно выполнение блока 17 управления раскрыто на фиг,5 и 6 В частности, первый преобразователь 34 кода может быть выполнен на элементах И-НЕ 52 и сумматорах 53 по 25 модулю два, второй преобразователь 35 кода реализуется на дешифраторе 54, сумматорах 55 по модулю два, элементах ИЛИ-НЕ 56 и элементах НЕ 57, На фиг. 5 не показаны элементы И, слу жащие для Формирования сигналов на третьей и четвертой группах 50 и 51 выходов блока 17 по следующим правилам (в таблице слева указан номер выхода третьей гРУппы 50, а спРава- логическое выражение, где вместо переменных в круглых скобках стоят номера элементов, сигналы с выходов которых и формируют данное выражение): 50.1 (30.1) И (51,2)50.2 (30,4) И (51,2)50.3 (30.1) И (55,2)50,4 (304) И (55.2)50.5 (Зо. 1) И (57.3) 4550.6 (30,4) И (57,3)50.7 (27.1) И (51.4) ИЛИ(27.2) И (51.4)50.8 (26.2) И (55.3)50.9 (26.3) И (55.1) 5050. 10 ,"; (26, 3) И (55. 3)50, 11 (26.4) И (57,2)Яа фиг, 6 показано более подробно. соединение источников 37 постоянного кода, счетчиков 38-40 импульсов и коммутаторов 41, 42.Арифметический блок 15 служит для выполнения вычислений в соответствии с выражением(х 1 х 2) +) хЗ/шойРгде х 1-хЗ - элементы поля СР(Р 1);р - модуль образующего полицома для этого поля.На фиг.7 дан пример для случаяш= Зр х +х+1.Арифметический блок может быть выполнен (фиг.7) на элементах И-НЕ58 и сумматорах 58 по модулю два, Нафиг, 7 показаны входы 60 и выходы 61.Возможное выполнение коммутаторов4-6 на переключающих элементах 62показано на фиг.8.Индикатор 18 ошибки может быть выполнен на элементе ИЛИ 63, дешифраторе 64 и регистре 65 сдвига (фиг.9 а)либо на элементе. ИЛИ 63, дешифраторе64 и счетчике 66 импульсов (фиг.9 б),либо на элементе ИЛИ 63 и 1 К-триггере 67 (фиг.9 в). Во всех трех случаяхэлемент ИЛИ 63 индицирует наличиехотя бы одного единичного сигнала навходах,Блоки 1-3 оперативной памяти дляэлементов над полем СР(2 )имеют разФрядность ш.Устройство работает в соответствии с алгоритмом, блок-схема которого приведена на Фиг.10. Здесь использованы следующие условие обозначения:3,1,1 - состояние соответствующих .счетчиков 39-40 блока 17 уп-.равления, адресных для блоков 1 3х=1, =К- установка счетчика 38в соответствующее состояние,1 = х - установка счетчика 40 в состояние, аналогичное счетчику 38;х=д+1, З=З- увеличение или уменьшение состояния соответствующего счетчика 38, 39 наединицу,а , (а) - содержимое ячейки блока 1с адресом, равным состояниюсчетчика 38(39), элементполя, над которым задан кодРС,га (а ) - содержимое ячейки блока 3с адресом, равным. состояниюсчетчика 38(39) для второгоиз двух одновременно обрабатываемых слов кода РСф й, И) - содержимое ячейки блока 2с адресом д,Щ , элемент поля, содержащий вспомо1640830 на двучлены вида р(х)х + Й,гательную информацию опринятых элементах кода;МС 10-КС 12, КС 14 - содержимое соответствующего регистра (нумерация согласно фиг.1),запись в регистр 13 адреса обращения к первому блоку 1 условно не показана,происходит постоянно привыполнении всех опера ций алгоритма,ВС 10 а;, КС 12=а , КС 11=6- .пересыл. ка информации из ячеек хблоков 1,3 и 2 соответст;венно в регистры 10, 12 и 11,а = 3610, а =КС 12 - запись в ячейку блоков 1 и 3 с адресом1 информации из регистров10 и 12 соответственно,к - число восстанавливаемых в каждомслове кода РС компонентовинформации;число анализируемых в каждомслове кода РС дополнительнопринимаемых элементов для повышения достоверности.На Фиг, 10 справа сверху каждойоперации показан условный двоичный .номер выполняемой в блоке 17 управ"ления операции. Действия, выполняемые в течение первой и второйполовины операции (одного периодатактовых последовательностей, вырабатываемых блоком 16 синхронизации), для удобства разделены горизонтальной чертой,В исходном состоянии 0000 счетчик 36 в блоке 17 управления установлен в нулевое состояние, ожидается появление сигнала на входе21 закуска устройства, с приходомкоторого разрешается переключениеблока 17 управления в состояние0001При этом производится записьвходной информации с шины 19 в блоки1 и З.и вспомогательной информациис входов 20, соответствующей записываемым элементам кода, в блок 2со сменой адреса =1+1 после каж"дого цикла записи. В первой половине операции в блок 1 записываются элементы кода РС, являющиеся остатками от деления первого полинома переданной информацииА(х) = а х + а,х 1"ф ++ +а (1) 1,2 где а; , с 1; -щ-разрядныедвоичные коэффициенты, элементы5поля над которым задан код РС. Для9расширенного кода .РС включаетсяй; = О.Одновременно в блок 2 записыва ются элементы й ,.адрес обращенияк блокам 1 и 2 записывается в регистр 13, Во второй половине операции в блок 3 записываются элементыа кода РС, являющиеся остаткамиот деления второго полинома переданной информацииА (х) = а х + а х +М-д+ а (2)на тот же двучлен, и одновременно20 изменяется адрес обращения к блоку1. Для укороченных кодов РС частьразрядов элементов Й может бытьвыбрана нулевой, При этом разрядность блока 2 и регистра 11 может25 быть сокращена.Запись информации продолжаетсядо поступления сигнала конца записи, переводящего блок 17 управления в следующее состояние 0011 сочередным тактом блока 16 синхронизации (Формирование данного сигнала не показано, он может, например, Формироваться дополнительным дешифратором состояния счет 35.чика 38 х 1+ или поступать вустройство извне по концу приемакодового слова кода РС).1По данному сигналу начинается процедура декодирования, На первом40 этапе исправления стираний производится перевод из системы остаточных классов в обобщенную позиционную систему с вычислением Е информационных ис проверочных элемен 45 тов для каждого из слов г; и(1 мг 1 принятой информации одноврео уменно, Для первого слова кода РС вычисления производятся по рекуррентной Формуле50г; = (г; Э+ г .)//(д; О+ й),где 1ь. - 1 с+г, 1 6 1 1-1,используя информацию блоков 1 и 2, Коэффициенты Ь обобщенной позиционной системы находятся из равенства Ь = г 1для 1. = 01к+С1(4) Для второго слова кода РС вычис-, ления аналогичны, используется информация .блока 3 и та же инФормация блока 2.В состоянии 0011 производится установка счетчика 38 и разрешается дальнейшее переключение в состояние0111. В данном состоянии (начало вы-, числения очередного коэффициента Ь) производится чтение из блока 2 в регистр 11, установка счетчиков 39 и 40 в нулевое состояние и разрешается переключение блока 17 управления в состояние 0110, 15В состоянии 0110 коммутатор 5 от ключен и на входы 60.2 второго сомно" жителя блока 15 поступает нулевой элемент. Сначала выбирается кристалл в блоке 1 и элемент первого слова че рез первые входы коммутатора 6 и вхо- ды 60.3 слагаемого блока 15 записывается в регистр 10, адрес обращения к блоку 1 записывается в регистр 13,: Затем выбирается кристалл в блоке 3 25 и через вторые входы коммутатора 6 и входы 60,3.слагаемого блока 15 элемент второго слова записывается в регистр 12. Одновременно выбирается кристалл в блоке 2, элемент с его вы хода суммнруется по модулю два с записанным ранее в регистр 11 на блоке 8 сумматоров. Полученная сумма сравнивается с нулем на дешифраторе 31 в блоке 17, причем результат сравнения запоминается для сохранения по окончании выборки кристалла блока 2 (для этого дешифратор 31 может содержать, например, элемент ИЛИ, выход которого подключен к Э-входу Э-триггера). На. 40 формирователе 9 вычисляется обратный сумме элемент, который записывается: в регистр 14. В следующем состоянии 0100 коммутатор 5 подключает к выходам информацию с вторых входов от регистра 14 коммутатор 4 подключает выходы блока, 1, затем блока 3 к первым входам первого блока. 7 сумматоров, где она суммируется по модулю два с содержимым регистра 10 или 12 соответственно, результат умножается на содержимое регистра 11 и вновь записывается в регистр 10 или 12. Коммутатор 6 от 55 ключен, и на входы 60,3слагаемого блока 15 поступает ноль. В первойполовине цикла изменяется состояние счетчика 40, подключаются выходы регистра 10 и блока 1 по адре-ФЪ су 1, во второй половине цикла изменяется состояние счетчика 39 и подклю-чаются выходы регистра 12 и блока 2 ;по адресу 1. Адрес на выходах регистра 13 (входах блока 3) сохраняется, и выбирается кристалл в блоке 3 по старому адресу 1. Вычисления продолжаются до срабатывания дешифратора 31 И; = д ), разрешающего переключение блока 17 в состояние 0101У в котором сначала подключаются выходы регистра 10, разрешается выборка в блока 1 в режиме записи, и информация из регистра 10 записывается в блок 1, затем аналогично информация в блок 3 записывается из регистра 12 и адресблока 3 изменяется на еди ницу. Анализируется состояние счетчика 38. Если д(Е+, происходит воз- врат блока 17 управления в состояние 0111, если ь 1 с+, блок 17 управления переключается в состояние 1101.В состоянии 1101 аналогично состоянию 0110 информация из блоков 1 и 3, записывается в регистры 10 и 12. Вы"- ходы регистров 10 и 12 поочередно подключаются, и информация с них вводится в индикатор 18 ошибки, анализирующий равенство ее нулю. Состояние счетчика 38 в конце каждого цикла уменьшается на единицу. Если состояние счетчика 38К, разрешается дальнейшее переключение блока 17 управления. При наличии хотя бы одного ненулевого проверочного элемента (ошибка) блок 17 управления переключается в исходное состояние 0000. При получении всех нулевых проверочных элементов блок 17 управления переключается в состояние 1100, соответствующее переходу к второму этапу декодирования - переводу информации из обобщенной позиционной системы в исходную Форму (1),(2).При этом, счетчики 38-40 работают в режиме вычи" тания, К младших информационных элемента вычисляются по рекуррентной Формуле1640830 В состоянии 1011 производится изменение состояния счетчика 40, коммутатор 5 подключает к входам 60,2 вто" рого сомножителя блока 15 выходы регистра 11, коммутатор 4 отключен, и на входы 60.1 первого сомножителя блока 15 через первый блок 7 сумматоров поступают сначала сигналы с выходов регистра 10, затем с регистра 12. На входы 60,3 слагаемого блока 15 через коммутатор б подключаются соответственно выходЫ блоков 1 и 3. При,55 этом производятся вычисления для пер вого и второго слов РС по Формуле (4) и разрешается переключение блока 17 управления в состояние 1111. где 01 "-К, ао.= Ь;.Значения коэффициентов позиционной системы а; находятся из равен" ствая;=а;1, 5В состояние 1100 устанавливается счетчик 38, и разрешается переключение блока 17 управления в состояние 1110, при котором состояние счетчика 38 уменьшается на единицу 10 производится установка счетчиков 38 и 40, анализируется состояние счетчика 38. Если 1 с 0 (единица в старшем разряде счетчика 38), разрешается переключение в состояние. 15 1000, если нет - в состояние 1010.В состоянии 1000 аналогично состоянию 0110 производится считывание информации из блока 1 в регистр 10, затем из блока 3 в регистр 12 с из менением адреса обращения к блокам 1, 3 на единицу, Одновременно с управляющего выхода 47 блока 17 управления Формируется сигнал разрешения чтения информации с шины 19 декодирующего устройства (поочередно подключаемых выходов регистров 10 и 12), По окончании вывода декодированной информации (младшие коэффициенты из нулевого адреса блоков 1 30 и 3) по сигналу 10 разрешается переключение блока 17 управления в исходное нулевое состояние. В состоянии 1010 производится35 чтение информации из блока 1 в регистр 10, затем из блока 3 в регистр 12 аналогично состоянию 0110, Состояние счетчика 39 изменяется, производится запись в регистр 11 из блока 2 40 аналогично состоянию 0111, разрешает- ся переключение в состояние 1011. В состоянии 1111 аналогично состо-, янию 0101 производится запись информации из регистра 10 в блок 1, затем, из регистра 12 в блок 3, чзменяется адрес обращения к блокам 1,3. Дополнительно производится чтение из блока 2 в регистр 11 аналогично состоянию 0111, анализируется состояние счетчика 40, Если 1 з- О, разрешается . переключение блока 17 управления в состояние 1110, если нет - в состояние 1011Индикатор 18 ошибки анализирует ра венство нулю С старших элементов в обобщенной позиционной системе Ь 1 Ь+ дЬ). При правильном без ошибок декодировании данное , условие всегда выполняется, поскольку полиномы (1), (2) исходной информации могут содержать ненулевые коэффициенты только в к. младших членах, Поскольку такой код РС имеет кодовое расстояние 1+1 при С проверочных элементах, такой подход гарантирует обнаружение трансформации при наличии ошибок не более чем в С элементах каждого из параллельных слов кода РС. При большем числе ошибочных элементов вероятность необнаруженного искажения (случайного одновременного равенства нулю й проверочных элементов по ш разрядов в двух словах кода РС) снижается примерно в 2 д раз. Например, для кода РС надтполем 2= 2 проверочных элемента снижают вероятность необнаруженной ошибки более чем в 10 раз, что обес" печивает высокую достоверность декодируемого сообщения.Временная привязка работы всех блоков устройства обеспечивается блоком 16 синхронизации.Временная диал рамма на Фиг,3 показана в предположении, что запись в регистры и триггеры происходит по Фронту переключения тактового сигнала в единичный уровень, подключение выходов регистров 10 и 12 происходит высоким уровнем сигнала управления, выбор кристалла блоков 1-3 происходит при низком уровне сигнала управления. В течение периода Т в первой его половине Формируется такт на регистр 36 блока 17 управления и разрешается подключение первых входов коммутаторов 4 и 6 и выходов регистра 10. Затем Формируются такт на регистр 13. за 1640830 12поминающнй адрес обращений к блоку 1, и такт на счетчик 40 блока 17 управления для изменения адреса обра щения блоков 1-2, выборка которого произвоДится во второй половине пе ,рибда Т. Через время, достаточное для срабатывания блоков 1-3 и комбинационных элементов, формирует- . ,ся тактзаписи в регистр 10. Одно-, 10 временно начинается выборка иэ блока 3 Выборка блока 2 производится одновременно с блоком 1 призаписи или с блоком 3 при чтении. С задержкой, формируемой элементом 29,. Фор мируется такт записи иэ регистра 10 в индикатор 18 ошибки. Во второй половинЕ периода Т отключаются; первые входы коммутаторов 4 и 6, выходы регистра 10 и выборка блока 20 1, подключаются вторые входы комму-, таторов 4 и 6, выходы регистра 12. Через время, обеспечивающее сраба. тывание комбинационных элементов, фо".мируются такты записи в регистры 5 11, 12, 14 и запоминающий элемент дешифратора 31, С задержкой элемента 29 Формируется второй такт записи в индикатор 18 ошибки иэ регистра 12. Затем заканчивается вы борка блока 3, Формируется такт изменения состояния счетчиков 38,.39 блока 17 управления и строб установки счетчиков 38-40Перевод в обобщенную позиционную систему дополнительных принятых элементов кода РС с,анализом их равенства нулю на индикаторе 18 ошибки, , управляющем через блок 17 управления процессбм продолжения или отка за от декодирования, позволяет, таким образом, снижать вероятность необнаруженных искажений на несколько порядков, повьппая достоверность декодируемой.информации. : 45Поочередная обработка в едином / арифметическом блоке двух кодовых / . слов кода РС с Фазовым сдвигом вовремени процессов выбора кристалла исмены адреса блоков 1, 3 оперативной 50памяти обеспечивает повьппение информативности устройства.. формула иэобретениЫ 1. Декодирующее устройство кода55 Рида-Соломона, содержащее буферные регистры, блоки оперативной памяти, блоки сумматоров по модулю два, ком" мутаторы, Формирователь обратного элемента и арифметический блок, выходы которого соединены с информационными входами первого буферного регистра, выходы которого подключены к первым входам первого блока сумматоров по модулю два и информационным входам первого блока оперативной памяти и являются информативнойшиной устройства, выходы первого блока оперативной памяти соединены с первыми информационными входами первого коммутатора, выходы которого подключены к вторым входам первого блока сумматоров по модулю два, выходы которого и выходы второго ком-, мутатора соединены соответственно с первыми и вторыми входами арифметического блока, информационные входы второго блока оперативной памяти .являются установочными входами устройства, выходы второго блока оператив-: ной памяти подключены к первьв входам второго блока сумматоров по моду".лю два и информационным входам второго буферного регистра, выходы которого соединены с вторыми входами второго блока сумматоров по модулю два, выходы которого подключены к входам формирователя обратного элемента, о т л н ч а ю щ е е с я тем, что, с целью повьппения достоверности декодирования и увеличения информативности, в него введены третий- пятый буферные регистры, третий блок оперативной памяти, третий коммутатор, индикатор ошибки, блок синхронизации и блок управления, вход запуска и выход которого являются соответственно входом запуска и управляющим выходомустройства, первая группа выходов блока управления соединена с адресными входами первогоблока оперативной памяти и информационными входами четвертого буферного регистра, выходы которого подключены к адресным входам третьего блока оперативной памяти, информационные входы которого объединены с выходами третьего буферного регистра и информационными входами первОго блока оперативной памяти и индикатора ошибки, выход которого подключен к контрольному входу блока управления,вторая группа выходов которого соеди"иена с адресными входами второго бло- ка оперативной памяти, первые инфор-мационные входы второго коммутатораподключены к выходам второго буферного регистра, информационные входыблока управления подключены к выходам второго блока сумматоров по модулю два, выходы Формирователя обратного элемента соединены с информациониыми входами пятого буферного регистра, выходы которого подключены квторым информационным входам второго 1 Окоммутатора, первые информационныевходы третьего коммутатора подключены к выходам первого блока оперативной памяти, выходы третьего блокаоперативной памяти соединены с вторыми информационными входами первого и третьего коммутаторов, выходытретьего. коммутатора соединены с третьими входами арифметического блока,информационные входы, третьего буферного регистра подключены к выходамарифметического блока, выходы блокасинхронизации соединены с одноименными управляющими входами блока управления, тактовыми входами индикатора ошибки и четвертого ипятогобуферных регистров и входами выбора кристалла первого и третьего блоков оперативной памяти, третья группа выходов блока управления подключена к входам выбора кристалла второго блока оперативной памяти, такторвым входам первого-третьего буферных регисгров, входу обнуленияиндикатора ошибки,.управляющим входам первого и третьего коммутаторови входам разрешения считывания первого и третьего буферных регистров,четвертая группа выходов блока управления соединена с входами выбора 40режима первого"третьего блоков оперативной памяти и управляющими входами второго коммутатора. 2;1 Устройство по п 1 р о т л и 45 ч а ю щ е е с я тем, что блок сии" хронизации содержит триггеры, элемент НЕ, элементы И-НЕ, элементы , ИЛИ-НЕ, последовательно соединенные элемент ИСКЛЮЧЙОЩЕЕ .ИЛИ и элемент .50 задержки, генератор импульсов, выход которого непосредственно и через элемент НЕ соединен с тактовы- .ми входами соответстненно первого, второго, третьего и четвертого триггеров, прямой выход первого триггера55 подключен к информационным входам второго и третьего триггеров, первому входу первого элемента И-НЕ и является первым выходом блока, инверсный выход третьего триггера соединен с первым входом первого элемента ИЛИ-НЕ, выход которого является вторым выходом блока, выход первого элемента И-НЕ является третьим выходом блока, инверсный выход первого триггера подключен к первому входу второго элемента ИЛИ-НЕ и является четвертым выходом блока, прямой выход третьего триггера соединен с вторым входом первого элемента И-НЕ, первым входом третьего элемента ИЛИ-НЕ и информационным входом четвертого триггера, инверсный выход которого подключен к первому входу четвертого элемента ИЛИ-НЕ и второму входу второго элемента ИЛИ-НЕ, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и является пятым выходом блока, прямой выход второго триггера подключен к вторым входам первого и четвертого элементов ИЛИ-НЕ и первому входу второго элемента И-НЕ, выход, которого является шестым выходом блока, инверсный выход второго триггера соединен с информационным входом первого триггера и вторым входом третьего элемента ИЛИ-НЕ, выход которого подключен к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и является седьмым выходом блока, прямой выход четвертого триггера соединен с вторым входом второго элемента И-НЕ, выходы четвертого элемента ИЛИ-НЕ и элемента зедержки являются соответственно восьмым и девятым выходами блока.3. Устройство по п1, о т л и -, ч а ю щ е е с я тем, что блок управления содержит преобразователи кода, буферный регистр, счетчики импульсов, дешифраторы, коммутаторы и источники постоянного кода, инФормационные входы первого дешифратора являются информационными входами блока, выход первого дешифратора соединен с первым входом первого преобразователя кода, выходы которого подключены к информационным входам буферного регистра, выходы которого подключены к вторым входам первого и первым входам второго преобразователей кода, выходы первого и втарого источников постоянного кода соединены с соответст.вующими установочными входами одно-именных счетчиков импульсов, тактовый вход буферного регистра обьединен с вторым входом второго преобразователя кода и является первым управляющим входом блока, счетный вход третьего счетчика импульсов является вторым управляющим входом блока, третий-шестой входы второго преобразователя "Кода являют- ся одноименными управляющими входами блока, тактовый вход первого дешифратора объединен с седьмым входом второго преобразователя кода и является седьмым управляющим входом бло" ка, счетные входы первого и второго счетчиков импульсов .объединены с восьмым входом второго преобразователя кода и входом обнуления буферного регистра и являются восьмым управ.ляющим входом блока, выход второго преобразователя кода является выходом блока, первая группа выходов вто" рого преобразователя кода соединена 1 . с соответствующими установочными входами первого и управляющими вхоцами первого-третьего счетчиков им 4030"и льсову сов, выходы первого счетчика .импульсов подключены к входам второ.го и третьего дешифраторов, установочным входам третьего счетчика импульсов и первым информационным вхо дам первого и второго коммутатороЬ выходы которых являются соответственно первой и второй группами выходов блока, выходы второго и треть= его счетчиков импульсов соединены с вторыми информационными входами соответственно первого и второго коммутаторов, выходы второго и третьего дешифраторов .и старшие разряды выходов первого-третьего счетчиков импульсов подключены к третьим входам первого преобразователя кода, четвертый и пятый входы которого яв О ляются соответственно контрольнымвходом и входом запуска блока, вторая группа выходов второго преобразователя кода подключена к соответ,ствующим управляющим входам комму ,таторов, третья и четвертая группй,выходов второго преобразователя ко ,да являются одноименными группами/ выходов блока.