Устройство для контроля синхронных цифровых узлов

(19 4 0 06 Г 11/2 ЕНИ 5 хнический йл льство СССР/00, 1979,ство СССР1/22,КОНТ СИНХРО нтроля синхрон относится к авт-измерительной ь использованотических устройст ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ОЛИСАНИЕ ИЗОБР Н А ВТОРСНОМУ СВИДЕТЕЛЬСТ(54) УСТРОЙСТВО ДЛЯНЫХ ЦИФРОВЫХ УЗЛОВ(57) Устройство дляных цифровых узловматике и контрольнотехнике и может бытпри создании автома контроля и поиска дефектов в синхронных цифровых схемах. Цель изобретения -повышение быстродействия устройства и расширение класса проверяемых объектов на синхронные последовательные схемы. Устройство содержит блок управления, блок формирования тестовых воздействий, блок памяти альтернативных графов, блок памяти входных наборов, блок сравнения,первый вход которого соединен с выходом генератора эталонных сигналов,второй вход соединен с выходом проверяемого объекта, и блок индикации.Новым в устройстве является то, чтофункции диагностируемого объекта описываются альтернативными графами идля повышения быстродействия устройства реализован аппаратно процессоргенерирования тестов на альтернативных графах. 5 ил., 2 табл.Редактор Составитель И. Хазова арко Тахрад О;Гортаай Корроатор екто С, Шекмар/ Тирак 671 ВНИИПИ Государственног по делам изобретений 113035, Москва, Ж, Ра еское предпрПроизводственно-полиграфич Подписноекомитета СССРи открытийшская наб д, 4/5 тие, г. Ужгород, у1 124Изобретение относится к автоматике и, контрольно-измерительной технике и может быть использовано при создании автоматических устройств контроля и поиска дефектов в синхронных цифровых схемах.Цель изобретения - повьппение быстродействия устройства и расширение класса контролируемых объектов,(син хронные последовательные схемы),На фиг. 1 приведена функциональная схема устройства; на фиг. 2 раскрыта, внутренняя структура блока памяти входных наборов; на фиг. 3- то же, блока памяти альтернативных графов; на фиг, 4 раскрыт один воз- . можный вариант реализации блока мик ропрограммного управления; на фиг, 5 приведена блок-схема алгоритма работы блока управления.Устройство (фиг, 1) содержит блок1 микропрограммного управления, блок2 памяти входных наборовконтролиру"емый узел 3, блок 4 сравнения, генератор 5 эталонных сигналов, блок 6индикации, блок 7 формирования тестовых воздействий, блок 8 памяти альтернативных графов, вход 9 начальнойустановки блока 7, вход 1 О запускаустройства и вход 11 начальной уста-,новки блока управленияБлок 7 содержит первый, второй итретий регистры 12, 13 и 14, мультиплексоры 15 и 16, дешифратор 17, четвертый регистр 18, первую схему 19сравнения, пятый регистр 20, триггеры 21-23, вторую схему 24 сравнения,выход 25 контролируемого узла.Блок 2 памяти входных наборов(фиг, 2) содержит дешифратор 26, выходной коммутатор 27, входнои коммутатор 28, регистр 29 и блок ЗО,формирования входных сигналов.Блок 8 памяти альтернативных граФов (Фиг, 3) состоит из подблоков31-34 памяти,Один возможный вариант реализацииблока 1 (фиг, 4) содержит мультиплексоры 35 и 36, регистр 37, инкрементор38, тактовый генератор 39, регистрчО и блок ПЗУ 41 микропрограмм.Блок 8 предназначен для храненияописания контролируемого узла в видемодели альтернативных графов. В каждой ячейке памяти хранится слово,описывающее одну вершину пт альтернативного графа (АГ). Слово состоит изследующих полей: адрес Ап р (тп) об 2964 ратного движения по графу, адрес предыдущей вершины, из которой пришли в вершину ш, адрес А (тп) нижнего попследователя вершины тп, адрес А (ш)1 правого последователя вершины пт, адрес А,(тп) значения переменкой Х(пт), которой отмечена вершина тп, признак Т(тп) зафиксирования значения переменной Х(тп)/Т(ш) = 1, если значение переменной Х(тп) зафиксировано при проходе через:вершины пт, иначе Т(ш)=О и признак К(тп) проверенности вер шины тп/к (тп) = 1, если вершина тп графа имеет уже тест, иначе К(тп) О), Адреса А (пт) хранятся в подблоке 31 памяти, адреса А,(тп), Л(тп) и А (ш) - в подблоке 32 памяти, признаки Т(тп) хранятся в подблоке 33, а признаки К(тп) " в подблоке 34 памяти. Адреса А(тп), А,(тп) и А(тп) представ 5 1 О 15 20 ляют собой описание контролируемогоузла и находятся постоянно в подблоке 32 памяти. Адреса А (и), признакувэТ(ш) и признак К(тп) вычисляют в про цессе генерирования тестов и поэтомусодержимое подблоков 31-34 постоянно.изменяется.Блок 7 предназначен для организации движения по йутям альтернативных ЗОграфов и формирования в результатеэтого значений входных переменныхконтролируемого узла, представляющихсобой тест, Исходной информацией дляблока 7 является описание контролируемого узла, хранимое в виде альтернативных графов в блоке 8 памяти АГ.Выходной информацией блока 7 являются значения переменных, записываемыев блок 2 памяти.Обращение к блоку 8 памяти альтернативных графов осуществляется поадреса.м, хранимым в регистре 12, Начальная установка на нулевой адресрегистра 12, а также регистра 13,предназначенного для зафиксированияадресов А обратного движения,происходит по входу 9 начальной установки, Выход регистра 12 соединиется с адресными входами подблоков 5 О 31-34 памяти. По адресу, хранимомув регистре 12, происходит чтение изблока 8 слова, характеризующего оп.ределенную вершину АГ, Выходы блока . 8 подключены к информационным вхо дам соответствующих полей регистра14, который имеет поля для храненияадреса А(ш), адреса А (ш), адреса А(пт), адреса А (тп), признака3 1242964 1 5 О 5 20 45 50 55 Т(ш), признака К(ш), Выход регистра 13 соединен с информационным входом подблока 31 памяти. Регистр 13 предназначен для хранения адресов А обратного движения по альтернативному графу (для фиксации адреса предшественника для каждой текущей вершины АГ),В регистре 14 хранится вся информация, характеризующая вершину АГ. Вьтход первого поля регистра 14 подключен к первому информационному входу мультиплексора 15, к информационному входу регистр 1 а 18 и к первому входу схемы 19 сравнения для передачи адреса А р(ш). Выход второго поля ре" гистра 14 подключен к первому информационному входу мультиплексора 16 для передачи адреса А(ш), а выход третьего поля регистра 14 - к второму информационному входу мультиплексора 16. для передачи адреса А,(ш). Выход четвертого поля соединен с адресным входом блока 2 памяти с целью чтения из него значения пере" менной Х(ш) по передаваемому адресу А (ш), Выходы пятого и шестого одХнобитных полей регистра 14 соединены соответственно с первым и вторым разрядами первого входа логических условий блока 1 для передачи в качестве осведомительных сигналов значе ний признаков Т(ш) и К(ш) соответственно. Мультиплексор 15 предназначен для выбора адреса следующей вершины АГ как при прямом, так и при обратном движении по путям в графе, Первый информационный вход мультиплексора 15 соединен с выходом поля адреса А Бр (ш) регистра 14 при обратном движении, а второй информационный вход с выходом мультиплексора 16 для полу чения адреса Ар при прямом движении. Выбор одного из этих адресов осуществляется сигналом на управляющем вхо де мультиплексора 15. Дешифратор 17 предназначен для обнаружения нулевого адреса на выходе мультиплексора 15.Регистр 18 предназначен для хранения адреса возврата с целью сохране ния возможности продолжения движения по основному пути АГ в случае, когда требуется ответвление от него по до полнительному пути. Схема 19 сравне ния предназначена для обнаружения адреса возврата, хранимого в регистре 18 при обратном движении по дополнительному пути АГ.Мультиплексор 16 предназначен для выбора направления при прямом движении на альтернативном графе. Согласно значению переменной Х(ш), подаваемому из регистра 20 на управляющий вход мультиплексора 16, на выход мультиплексора передается или адрес А,(ш) из первого входа при Х(ш) = 0 или адрес А (ш) с второго входа мультиплексора при .Х(ш) = 1. Выход мультиплексора 16 соединен с информационным входом регистра 13 для временного запоминания и последующего формирования адреса А рБлок 2 памяти предназначен для фиксации значений входных переменных Х(ш), определяемых в процессе движения по путям АГ, Адреса для обращения к блоку 2 поступают из поля адресаА(ш) регистра 14, а значения, записываемые в блок 2, задаются блоком 1управления. Значения переменных Х(ш) 25 занимают два разряда Х(0) и Х(1).Значение разряда Х(0) соответствуетлогическому значению переменной Х(ш)Х(1) = О, когда логическое значениепеременной Х(ш) еще не определено,0 а Х,1) = 1, когда логическое значение(переменной Х(ш) определено, Значенияпеременных Х(ш) хранятся в двухразрядных ячейках регистра 29.Реализация очередного такта тестаосуществляется сигналом на управляющем входе блока 30. При этом наоснове информации, хранимой в регистре 29, на выходе блока 30, соединеннйм с входом блока 3, формируются 40сигналы, подаваемые на контролируемыйузел. Блок 1 управления (фиг, 2) обеспечивает взаимодействие всех блоковустройства в процессе генерации иреализации тестов путем выработкисоответствующих управляющих сигналовв соответствии со значениями осведомительных сигналов, поступающих навходы блока.Алгоритм работы блока 1 управления приведен в виде блок схемы нафиг. 5,Управляющие сигналы У,ф, заданныев операторных вершинах алгоритма,представляющих микрокоманды, описаныв табл. 1, где каждому сигналу У;сопоставлены номер и разряд выходаблока 1 управления, являющегося ис..также выполняемое под управлениемэтого сигнала действие,5Осведомительные сигналы, представляющие условия Х в условных вершинах алгоритма, описаны в таблице 2,.где каждому сигналу,Х; сопоставленыномер и разряд входа блока 1 управления, номер блока, являющегося источником этого сигнала, и -характеристика логического условия,представляемого этим сигналом. Управляющие сигналы У согласно алгоритму (фиг. 5) и значениямсигналов Х генерируются блоком 1,Регистр 20, триггеры 21-23, а такжесхема 24 сравнения образуют подсхемуанализа ситуаций в процессе генерирования теста. Регистр 20 предназначен для временного хранения значенияпеременной Х(ш) при текущей вершинеш АГ, Счетный вход нулевого разрядарегистра 20 соединен с выходом 25блока микропрограммного автомата.По этому входу осуществляется инвертирование значения переменной Х(ш).Триггер 21 предназначен для хранениязначения признака П режима активизации пути на АГ (П = 1, если активизируется основной путь; П = О, если активизируется дополнительныйпуть), Триггеры 22 и 23 предназначены для хранения значений признаков З 5П и Псоответственно. Признакипринимают значение переменнойх(т)в конечной вершине на активизируемомпути. Информационные входы триггеров22 и 23 соединены с выходом нулевого 40разряда регистра 20. Выходы триггеров22 и 23 соединены с входами схемы 24сравнения, выход которой подключен квходу блока 1Неравенство признаковП и П , проверяемое схемой 24, 45,Аосоответствует положительному исходуданной попытки генерирования теста.Ячейки ПЗУ 41 и регистр 40 микрокоманды содержат 35 разрядов. Разряды с первого по 24-й регистра 40 микрокоманды являются выходами блока 1,Значение 4-разрядного кода на управляющих входах мультиплексора 35 определяет, по какому каналу передаетсясигнал логического условия Х на выход мультиплексора. Коду 0000 соответствует передача константного нуля (соответствующий информационный вход мультиплексора 35 заземлен), кодам0001-1010 - передачи сигналов ХХш соответственно, а коду 1111 - передача константной единицы (соответствующий информационный вход мультиплексора. 35 соединен с источникомпитания), Мультиплексор 36 предназначен для передачи очередного следующего адреса микрокоманды к адресномувходу ПЗУ 41 микропрограмм, По первому информационному входу мультиплек-.сора передается адрес, заданный вмикропрограмме, иэ разрядов 30-35,регистра 40 микрокоманды (в случае единичного сигнала на выходе мультиплексора 35). По второму информационномувходу "мультиплексора 36, соединенномус выходом регистра 37, передается инкрементированный адрес микрокоманды(в случае нулевого сигнала на выходемультиплексора 35). Следовательно,при коде 0000 на управляющих входахмультиплексора 35 реализуется естественный переход в микропрограмме (переход к микрокоманде в следующей ячейке), при коде 1111 - безусловный переход по адресу в разрядах 30-35 регистра 40 микрокоманды, а при остальныхкодах 0001-101 0 - условный переходсоответственно значениям сигналов условий Х,Хд,Алгоритм работы блока 1 управленияпредставленный на фиг. 5, реализуетсяв устройстве в виде микропрограммы,хранимой в ПЗУ 41,Устройство работает следующим образом,С помощью блока 1 запускается блок 7, использующий описание контролиру емого узла в виде альтернативных графов. Генерирование. тестовых входных наборов сведено к процессу движения па определенным путям на графах, хранимых в блоке памяти 8, так, чтобы при прохождении каждой вершины графа находилось значение некоторой переменной контролируемого узла и определялось направление дальнейшего движения. Согласно содержанию регистра 12 блок 7 под управлением блока 1 производит чтение из блока 8 в регистр 14 слова содержащего информацию об очередной вершине на текущем пути графа: адреса для последователей данной вершины (для блока 8) и адрес переменной, присвоенной для данной вершины (для блока 2). Согласно ад20 При построении теста для конкретной вершины ш АГ необходимо активизировать на графе два пути, выходящиеиз графа в разные направления: основной путь, начинающийся в начальнойвершине графа и проходящий черезвершину ш, и дополнительный путьначинающийся в вершине, являющейся 30последователем для вершины п 1, но ненаходящейся на основном пути, Дополнительный путь может отсутствовать, если необходимый последователь для ш в графе отсутствует, Активизация некоторого пути на графеозначает выбор значений переменныхтак, что последние определяют движение по выбранному пути, При осущест.влении в графе двух отмеченных активированных пути направление выходаиз графа при движении из начальнойвершины (а, следовательно, и значение Функции) зависит от значенияпеременной при вершине ш, тем самымполученный при активизации наборвходных переменных можно рассматривать как тест для вершины (точнеедля переменной при вершине ш), Например, при отсутствии неисправно О сти переменной при вершине ш значениефункции на выходе объекта соответствует значению, найденному при движении на АГ по основному пути. В случае неисправности при этой переменной ее значение изменяется, что награфе означает отворачивание при вершине ш от основного пути на дополнительный путь, который в итоге обес 1242 ресу переменной, блок 1 осуществляет чтение состояния этой переменнойиз блока 2, Если значение переменной еще не определено, оно определяется и фиксируется в блоке 2, Согласно значению переменной(выбранному на данном шаге или заранее) мультиплексором 15 выбирается адрес следующей соседней вершины, передается в регистр 12 и цикл повторяется. Для того, чтобы сохранилась возможность движения обратно по выбранному пути на графе, при каждой пройденной вершине запоминается адрес предыдущей вершины, Для,временного запоминания адресов обратного движения в течение обработки текущей вершины используется регистр 13. После определения адреса последующей вершины содержимое регистра 13 заносится в блок 8, Если адрес последующей вершинь 1 отсутствует, дешифратор 17 обнаруживает нулевой адрес, блок 7 фиксирует конец пути, Готовый входной тестовый набор, запомненный в блоке 2 и поданный на контролируемый узел 3, вводится в действие после сигнала блока 7 в блок 1 управления, который разрешает подачу сигналов из блока 2 на узел 3, Блок 4 сравнивает реакцию объекта с эталонным значением, запомненным в блоке 5, При несовпадении значений фиксируется неисправность, а информация об этом выдается в блок 6. При отсутствии неисправности блок 4 раз-. решает блоку 1 запуск процесса генерирования следующего теста.При построении проверяющего теста синхронный цифровой схемы в устройстве используется модель альтернативных графов диагностируемого объекта.Альтернативный граф (АГ) представляет собой ориентированный граф, в котором из каждой вершины выходят две дуги, Вершины графа отмечены булевыми переменными (с инверсией или без инверсии). Значение переменной Х при заданной вершине графа оп" ределяет однозначно направление вью хода из этой вершины (условно направо, если Х = 1 и вниз, если Х = - 0), тогда каждому набору значений переменных всегда соответствует в графе один и только один путь, выхо дящий из графа направо или вниз, Обозначая выход графа направо значением 1, а выход вниз значением О, можно любому АГ сопоставить некото 964 8 рую булевую функцию (и, наоборот, любой булевой функции - ее АГ) так, чтобы вершины АГ были отмечены аргументами функции, а значение функции при заданных значениях аргументов определялось движением по графу из начальной вершины к тому или другому выходу графа.Генерирование тестов для перемен,ных булевой функции заменяется в данном устройстве генерированием тестов для вершин графа, При построении теста для конкретной вершины ш АГ необходимо активизировать в графе начальный путь из начальной вершины графа до вершинь 1 ш и два пути от соседней вершины ш соответственно к разным выходам графа. Активизация пути означает выбор значений переменных так, чтобьг на графе определялось движение по выбранному пути,.9печивает изменение сигнала на выходеобъекта,.Процесс построения тестов сводитсяк поочередному сканированию различных путей на графе, т.е. к поочередной активации .различных путей из начальной вершины графа к тому или другому выходу графа. Достигнутый выход определяет эталонное значениепри генерируемом тесте. Выход направо соответствует эталонному значению1, выход вниззначению О,Для ранее непроверенных вершинна текущем пути делается попытка активизации дополнительного пути из ихсоседних вершин, не находящихся напути, к другому выходу графа, так,чтобы дополнительный путь не пересекал основной путь. При существованиитакого пути и при положительном результате теста фиксируется проверенность соответствующей вершины, Все свершины проверяются на два направления (соответственно на неисправностисоответствующей переменной "константа 2О" и "константа 1").Генерирование тестов осуществляется в устройстве под управлением блокапо алгоритму., изображенному нафиг, 5, 3 64 1 О 35 50 55 Шаг 1, Устанавливается исходное состояние устройства. В блок 8 введено описание объекта диагностирования в виде альтернативного графа В каж дой ячейке памяти находится слово, характеризующее одну вершину ш АГ. Слово состоит из следующих полей: адрес А(пт) переменной Х(тп), которой отмечена данная вершина ш, адреса А (тп) и А(ш) соответственно нижнего и правого последователей вершины ш, адрес обратного движения А р(ш), признак Т(ш) того, что значение переменной Х(ш) определяется при вершине тп и признак К(тп) проверенности вершины ш. Область в блоке 8 для А(тп), Т(ш) и К(тп) представляет собой рабочее поле и заполняется в процессе генерирования тестов, До начала работы алгоритма содержимое этих полей нулевоеОчищается блок 2 где будут храниться значения переменных Х. Устанавливается признак П=:1, означающий, что активизируемым является основной путь.Шаг 2, Чтение из блока 8 по адресу в регистре 12 слова, характеризуюшего текущую вершину ш.. Шаг 3, Ели .тначение Х(тп) неопределено, зафиксируется значение Х(тп)и заносится по адресу А (тп) в блок 2.Устанавливается Т(тп) = 1,Шаг 4, Определяется адрес. Ап(тп)прямого движения, т.е, адрес следующей вершины на активизируемом пути:А р(тп) = А (тп), если Х(тп) = О иА (тп) = А (тп), если Х(тп) = 1, Если0 А пр(ш) = О, эафиксируется направление выхода из графа: признак Р(содержимое регистра 13) передаетсяв блок 8 а затем Ар (тп) в качествеследующего А передается на временОбРное хранение в регистр 13.Шаг 7 Если Поп = Посн, попыткагенерирования теста по данному допалнительному пути не удалась. Путем обратного движения (по адресамА р ) на дополнительном пути ищетсяпервая вершина тп, где Т(ш) =иХ(ш) = 1, Если такой вершины не находится, то перейти к шагу 15,Шаг 8, Если такая вершина находится, устанавливается новое значение переменной х(ш) (пробуется второй вариант).Если 1 тдпп П пстес т построен, Происходйт реализация тестана диагностируемом объекте. Еслитест проходит, то -ъ к Ш 10,Шаг 10, Переход к построению следующего теста. Переменные Х(тп) привсех вершинах на дополнительном пути, где Т(ш) = 1, освобождаются от0зафиксированных значений. ПризнакиТ(тп) при этих вершинах принимаютнулевое значение.Шаг 11. Зафиксируется признакКтп) = 1 проверенности проверяемойвершины тп,Шаг 12, Если А р(тп) = О и Пзначение П,служит эталоном длягенерируемых на базе данного основного пути тестов и передается в генератор -)еШаг 13. Проверяется признак К(ш),Шаг 14, Если К(ш) = О, начинаетсяпопытка генерирования теста для вершины ш путем активизации дополнительного пути, изменяется адрес А у(тп)прямого движения: А р(тп) = А (ш),если Х(тп) = 1 и Ап тп) = А, (тп), еслиХ(ш) = О. Устанавливается П = О,242964 12 10 20 45 50 55 11Шаг 15. Если К(ш) = 1, проверяется значение Аьпр щШаг 16Если А р(ш) Ф О, по адресу А р(щ) в регистр 14 заносится слово для предыдущей вершины.Шаг 17. Если А р(ш) = О, достигнута начальная вершина и начинается модификация основного пути. В регистр 14 заносится слово для последней вершины ш на основном пути.Шаг 8, Проверяется признак Т(ш).Шаг 19, Если Т(ш) = 1, проверяется значение Х(п 1). Шаг 20. Если Х(ш) = 1, устанавливается новое значение Х(ш) = О.Шаг 21, Если Х(ш) = О, проверяется значение А ,(ш).1Наг 22, Если А р(т) Ф О, по адресу А р (ш) в регистр 14 заносится слово для предыдущей вершины.Шаг 23. Если А -р(ш) =. О диагностический эксперимент завершен. Формула изобретения Устройство для контроля синхронных цифровых узлов, содержащее блок микропрограммного управления, блок памяти входных наборов, блок сравнения, первый вход которого соединен с выходом генератора эталонных сигналов, а второй вход - с выходом контролируемого узла, блок индикации, блок формирования тестовых воздействий, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия и расширения класса контролируемых объектов, в него введены блок памяти альтернативных графов, а блок формирования тестовых воздействий содержит пять регистров, два мультиплексора, дешифратор, две. схемы сравнения и три триггера, причем адрес ный и информационный входы блока памяти альтернативных графов соедине ны соответственно с выходами первого и второго регистров, а выход - с информационным входом третьего регистра блока формирования тестовых воздействий, входы записи с первого по пятый регистров, управляющий вход первого мультиплексора, первый и вто рой установочные входы первого и первые установочные входы второго и третьего триггеров подключены к пер вому выходу блока микропрограммного 25 30 35 40 управления, второй и третий выходыкоторого соединены соответственнос вторым информационным входом и входом режима блока памяти альтернатив-ных графов, четвертый и пятый выходыблока микропрограммного управлениясоединены с входом режима и информационным.входом блока памятивходныхнаборов, а шестой и седьмой выходы -с управляющим входом генератора эта-. лонных сигналов и входом блока индикации, при этом в блоке формированиятестовых воздействий информационныевходы первого и второго регистровсоединены с выходами первого и второго мультиплексоров, первый, второй итретий выходы третьего регистра соединены соответственно с адресным входом блока памяти входных наборов,первым входом логических условий блока микропрограммного управления иинформационным входом второго мультиплексора, четвертый выход третьегорегистра соединен с первым информационным входом первого мультиплексора,информационным входом четвертого регистра и первым информационным входомпервой схемы сравнения, второй информационный вход которой соединен свыходом четвертого регистра, выходыпервого и второго мультиплексоровсоединены соответственно с входом дешифратора и вторым информационнымвходом первого мультиплексора, выходы второго и третьего триггеровсоединены соответственно с первым ивторым входами второй схемы сравнения, инверсный выход пятого регистра соединен с управляющим входом второго мультиплексора, вторыми установочными входами второго и третьеготриггеров, выход третьего триггерасоединен с информационным входом генератора эталонных сигналов, выходы дешифратора, первой и второй схемсравнения, первого триггера, прямойи инверсный выходы пятого регистраподключены к второму входу логических условий блока микропрограммногоуправления, информационный вход пятого регистра соединен с первым информационным выходом блока памятивходных наборов, второй выход которо".го соединен с входом контролируемогоузла, выход блока сравнения соединен.с третьим входом логических условийблока микропрограммного управления.1242 йб 4 Таблица 1 Выполняемое действие тение ( 31-3, =:О)/3 бита,писыв е в бло Выборка блока 3 Выборка блока 3 Выборка блока 3 Выборка блока 3(т) к) 34 у Чтени ока 2 .блок 2,Данные зряд Х(О зряд Х(1 блок 2, ра нных в бло Данные в Запись д Реализация тест 5 редача этало лок Неисправность в блок нди Запись в бло Запись в блок 1 Запись в блок 1 Выбор А (при УА (при УОЕ,Р ув ись в олок Запись значений Х(0) и Х(Инвертирование значения ХУстановка признака П :1 О ок 2 становка признака Пстановка П : = Х(С)донстановка и 34 Значени 33 и.34, = О)/А 4 П 2 ХР Результат теста (ХХжительном исходе тест и поло 1 при Т"(ш) 4 ф при А (ш) 1 при Арр(ш) Ф Оризнак искомого адре 9 Сигнал начальной установки уройства 10 апуск устройс борка А, (ири Х = 1) 1 при Х,