Адаптивная система обработки данных

к вычислителпользовано в и О СЬ ГОСУДАРСТВЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ А ВТОРСКОМУ СВИДЕТЕЛЬСТ(54) АДАПТИВНАЯ СИСТЕКИ ДАННЫХ(57) Изобретение относитсяной технике и может быть ис мерительно-выцислительных комплексах и автоматизированных системах управления на основе мультипроцессорных вычислительных систем. Целью изобретения является увелицение пропускной способности вычислительной системы. Данная цель достигается путем введения в процессоры 2 системы блока 9 регистров, элементов И и И,11 И, элементов 8 коммутации, регистра 1 О номера канала и схемы 11 сравнения. 11 ропускная способность системы при этом возрастает за счет согласования потоков заявок в блоке регистров, а также за счет обеспечения возможности параллельной работы процессоров по взаимозависимым заявкам. 9 з. и. ф-лы, 14 ил.фиг. 9 Юьгдо ы о игнопа олр оратора 7 синадФлочение б сна юще здание бион 2 б У егичение и счепгчина Л Агась Лй Р С 13125961312596 Начало ЕстьНетсигнал . Пуггп, чЗЮлеказга Начало Выдача сигналразрешения Впоследующийпроцессор 2 Аа Да да Включение блока Ю по 2- пу запуснающеп Владу снятйе сигнал алроса и запроса Риг. 2 Риг. И 1 чиг. 13 Выдача согнала опроса из лЮыооча сигнала запроса гтьНет согнал разрешения наЮе блана О сть запрос от последую оцессо НетВключение лака з по -лгузапускоющелчу Входу.снятие сигнолод опроса изоп ЕчитыЮание зоябни сшин /2 гЮ В блок Э Обработка зоядки В блокеЪ Юы оча сигналаразрешения Юпоследующиипроцессор 2 Выдача сигнала опроса из для Выдача сигнала запроса стьНет сигнал разрешенияа Югоде Олька чг стьзапрос от последуюи оцессора 2 гНет Включение блана Л по 1-нузаписка ющеггу ВходескяЗпие сигналоВ опросаи запроса читы ание зоя лис шин г 2, 7 З В блок 3 Юбработка заядни В блоке 3 читы ание ы оркииз блокад б блок 31312596 Вы ача сигиаяа оопп о Лик Дсг. Й Т Т Шарон открыт тная Редактор С. Натру Заказ 845/49 ВНИИПИ Государ 130 Производственно.Составитель Н. 3ехред И. Вереераж 673гиитста СССР по дУК - 35, Раушскаское предприятие,твенного к 5, Москва олиграфи харевичКорреПоди1 ам изобренаб., д.1 зобрстсцие относится к вычислительной ох пикс, в ч,стности к зддп ивцым мульти- и;чц,е . орцым системам, перестраивающим свою структуру в здвисимости от заданных способов обрдГц тки данных, и может быгь примепс" го в измерительно-вычислительцых комплексах и в автоматизированных системах управления технологическими процессами, в системах автоматизации испытаний и контроля сложных объектов и в других подобных системах.1 елью изобретения является увеличение пропускной способности системы при обработке взаимозависимых заявок, за счет введения возможности параллельной обработки таких заявок и лменьцспи времени простоя процессорсгв в последе дательном режиме работы системы.Нд фиг, 1 представлена схема предлагаемой системы; на фиг. 2 -- функциональная схема операционного блока; на фиг. 3 функциональная схема блока коммутации; на фиг. 4функциональная схема элемента коммутации и блока регистров; на фиг. 5 функциональная схема арифметико-логического блока с временной диаграммой его работы; па фиг. 6 функциональная схема блока обмена с временной диаграммой его работы; па фиг. 7 - функциональная схема арифметического элемента коммутации; на фиг. 8 -- функциональная схема интерферейсцого элемента коммутации, входяцего в состав блока обмена; ца фиг 9 - функциоцдльнац схсма блока интерфейса; ца фиг. О 4 - блок-схемы алгоритмов работы процессора системы.Аддптивцд система обработки данных содсркит блокпамяти, процессоры 2, каждый из которых содержит операционный блок 3, блок 4 коммутации, первый 5 и второй 6 элементы ИЛИ, элемент И 7, два элемента 8 коммутации, блок 9 регистров, регистр 10 номера канала и схему 11 сравнения.Система имеет пшцу 12 адреса, шину 13 данных, шину 4 задания режима, шину 15 сигцдлоо выдачи, шипу 16 сигналов приема, шину 17 сигналон занятости, шину 18 сигналов запроса, шину 9 блокировки и шицу 20 задания приоритета.Операционный блок 3 содержит арифметико-логический блок 21, дешифратор 22, счстчик 23 команд, элемент ИЛИ 24, блок 25 памяти, блок 26 обмена, блок 27 интерфейса, буферный 28 вход, вход-выход 29 адреса, вход-выход 30 данных, вход-выход 3 признака выдачи, вхоц-выход 32 признака приелд, первый 33 и второй 34 входы запуска, вход 35 признака захвата, выход 36 признака огвстд, ьь ход 37 признака запроса, входвь,ход 38 при:ц дка занятости, вход 39 признака приема, выход 40 опроса и выход 41 . брдцсепи: .Блоккоммутации содержит пять элементов И -2- - 46, четыре элемента НЕ 47 -45 50 55 5 10 15 20 25 30 35 40 50, элемент ИЛИ 51, вход 52 разрешения, информационный вход 53, задаюгций вход 54, вход 55 запроса, выход 56 запуска, вход 57 обращения, выход 58 разрешения, выход 59 записи и выход 60 запроса.Элемент 8 коммутации содержит два элемента И 61, два элемента НЕ 62, первый 63 и второй 64 входы, первый 65 и второй 66 выходы.Блок 9 регистров содержит два счетчика 67 и 68 адреса, два дешифратора 69 и 70 адреса, счетчик 7 заполнения, регистровый накопитель 72, входной 73 и выходной 74 регистры, вход 75 записи, вход 76 считывания, выход 77 Заполнен, выход 78 Пуст, информационный 79 вход и информационный 80 выход.Арифметико-логический блок 21 содержит регистр 8микрокоманд, формирователь 82 синхросигалов, дешифратор 83, арифметический 84 элемент коммутации, приемо-передатчик 85, регистр 86, регистровую память 87, сумматор 88, сдвигатель 89, регистр 90 состояния, вход 91 кода микро- команды, вход 92 запуска, вход-выход 93 данных, вход-выход 94 признака выдачи, вход-выход 95 адреса, информационный 96 выход, выход 97 сигнала исполнения.Блок 26 обмена содержит регистр 98 микрокоманд, дешифратор 99, формирователь 00 синхросигцалов, элемент ИЛИ 101, элемент И 102, элемент НЕ 103, арифметический элемент 84 коммутации, интерфейсный элемент 104 коммутации, три приемо-цередатчика 05 - 107, коммутатор 108, регистр 109, вход 110 кода микрокоманды, первый 11 и второй 112 входы внешнего запуска, вход 113 внутреннего запуска, второй вход-выход 114 данных, второй вход-выход 115 признака выдачи, второй вход-выход 116 адреса, буферный вход17, первые вход-выходы адреса 118, данных 19, признака выдачи 120, вход-выход 12 признака приема, выход 22 захвата, вход 123 разрешения захвата, выход 124 приращения адреса. Арифметический элемент 84 коммутации содержит два элемента И 25 и 126, элемент НЕ 127, элемент ИЛИ 128, первый 129 и второй 130 входы, первый 131 и второй 132 входы-выходы и выход 133.Интерферейсцый элемент 104 коммутации содержит два элемента И 134 и 135, элемент ИЛИ 136, элемент НЕ 137, два ключа 138, первый 139 и второй 140 входы, первый 141 и второй 142 входы-выходы, третий 143 вход и выход 144.Блок 27 интерфейса содержит триггер 145, четыре элемента И 146 - 149, два элемента НЕ 150, двд ключа 151, вход 152 захвата, вход 153 признака захвата, выход 154 признака ответа, вход 155 признака приема, выход 156 разрешения захвата, вход- выход 157 признака запроса и вход-выход 158 признака занятости.Система работает следующим образом.Работа системы определяется сигналами на шине 14 задания режима и шине 20 задания приоритета. В зависимости от значений этих сигналов в системе организуется один из режимов работы.1. Режим параллельной обработки независимых заявок (фиг. 10), Исходное состояние: все процессоры 2 свободнь 1, блок регистров пуст, сигнал на шине 14 задания режима равен 1, сигнал на шине 20 задания приоритета равен О.В этом случае каждый процессор 2 выдает сигнал запроса. Этот сигнал в процессоре 2 формируется операционным блоком 3 перед началом работы (или после окончания алгоритма обработки выборки). С выхода опроса блока 3 этот сигнал проходит на первый вход второго элемента 8 коммутации, на его первый выход (так как на его втором входе присутствует сигнал, пришедший с выхода Пуст блока 9 регистров) и поступает на вход первого элемента ИЛИ 5. На второй вход элемента ИЛИ 5 в параллельном режиме поступает сигнал от блока 4 коммутации, формирующийся из запросов последующих процессоров 2.Объединяясь через элементы ИЛИ 5 процессоров 2, все запросы поступают на вход запроса блока 1 памяти. По сигналу запроса блок 1 выдает с адресного входа-выхода и входа-выхода данных код номера канала и код выборки соответственно, которые устанавливаются на шине 12 адреса и шине 13 данных. С выхода разрешения блока 1 памяти выдается сигнал разрешения.Сигнал разрешения в параллельном режиме последовательно проходит через блоки 4 коммутации процессоров 2, анализируя их приоритет, и включает наиболее приоритетный процессор 2. Приоритет процессоров 2 в данном режиме повышается по мере возрастания их номеров. Поэтому сигнал разрешения, пройдя через блоки 4 коммутации всех процессоров 2, включает в работу последний процессор 2. Включение осуществляется сигналом, поступающим с выхода блока 4 коммутации на первый вход запуска блока 3. При этом в блок 3 считываются с шины 12 адреса и шины 13 данных коды номера канала и выборки, Одновременно код номера канала записывается в регистр 10 номера канала, снимается сигнал опроса, поступавший с выхода опроса блока 3 (т. е, исчезает запрос данного процессора 2), что служит разрешением включения в работу предыдущего процессора 2.Так происходит начальное включение в работу (загрузка) каждого процессора 2.В данном режиме включение процессора 2 в работу производится только при условии, что на входе разрешения блока 4 коммутации процессора 2 есть сигнал разрешения от предыдущего процессора 2, а на входе запроса отсутствует запрос от любо 5 10 15 20 25 30 35 40 45 50 55 го последующего процессора 2. Тем самым создается повышение приоритета процессоров 2 по мере возрастания их номеров.Записанный в регистр 10 код номера канала поступает на вход схемы 11 сравнения. Так как схема 11 сравнения не включена из-за отсутствия на ее входе разрешения сигнала от элемента И 7, то в данном режиме регистр 10 никакой роли в работе процессора 2 не играет.По номеру канала, считанному в операционный блок 3, определяется программа обработки заявки. Так как длительность обработки, в общем случае, является величиной произвольной, то произвольной (случайной) будет и последовательность включения процессоров 2 в работу по мере их освобождения. Тем самым обеспечиваются непрерывность работы всех процессоров 2 и минимальность их простоев.Блок-схема алгоритма работы процессора 2 в режиме параллельной обработки независимых заявок показана на фиг. 11.2. Режим параллельной обработки зависимых заявок. Исходное состояние: все процесоры 2 свободны, блок 9 регистров пуст, сигналы на шине 14 задания режима и шине 20 задания приоритета равны 1.В этом случае начальное включение (загрузка) каждого процессора 2 осуществляется, как и в первом режиме, сигналом с выхода опроса операционного блока 3. Отличие заключается в том, что в каждом процессоре 2 включена схема 11 сравнения сигналом с выхода элемента И 7.Запись следующей заявки в процессор 2, занятый обработкой выборки какого-либо канала, осуществляется следующим образом. Этот процессор 2 пе выдает своего запроса к блоку 1 памяти. Но запросы к блоку 1 могут прийти от другого (других) процессоров 2. При этом блок 1 выдает на шину 12 адреса и шину 13 данных очередную заявку. Так как шина 12 адреса соединена с первыми входами схем 11 сравнения всех процессоров 2, то в каждом процессоре 2 происходит сравнение выданного на шину 12 адреса кода номера канала с кодом номера канала, записанным в регистр 10 номера канала при включении процессора 2 в работу, Если эти коды в данном процессоре 2 совпали (это значит, что поступила выборка того же канала, который обрабатывается в этом процессоре 2), то схема 11 сравнения со своего выхода выдает сигнал, который через элемент ИЛИ 6 поступает в элемент ИЛИ 5 и на информационный вход блока 4 коммутации, являясь соответственно сигналом своего запроса от данного процессора 2 к блоку 1 памяти и признаком режима параллельной обработки зависимых заявок, блокирующим сквозное прохождение через бпок 4 сигнала разрешения. Таким образом, этот сигнал превращает данный процессор 2 в процессор с наивысшим приоритетом.135Сигнал с выхода разрешения блока 1 памяти (он выдается с некоторой задержкой относительно выдачи заявки из блока 1), пройдя все предыдущие процессоры 2, поступает па вход разрешения блока 4 коммутации данного процессора 2 и инициирует появление на выходе записи блока 4 сигнала записи, поступающего на вход записи блока 9 регистров; этот сигнал осугцествляет запись в блок 9 кода выборки с шины 13 данных. При окончании передачи заявки по шине 12 адреса и шине 13 данных сигнал на выходе схемы 11 сравнения снимается.Таким образом, в системе осуществляется фиксированное распределение зависимых заявок по процессорам 2 и тем самым обеспечивается строгая последовательность обработки выборок одного канала. В то же время в системе нет строгой привязки номеров каналов к конкретным процессорам 2, т. е. фиксация распределения заявок существует только при появлении фактора опережения: во всех остальных случаях распре. деление остается достаточно произвольным, так как учитывается только приоритетность процессоров 2 (как и в первом режиме). Это значительно повышает живучесть системы и сокращает затраты времени и оборудования на организацию распределения заявок. После записи кода выборки в регистр блока 9 регистров процессор 2 работает следующим образом.По окончании алгоритма обработки предыдущей заявки блок 3 выдает сигнал опроса во второй элемент 8 коммутации. Так как сигнал Пуст теперь отсутствует (в блоке 9 находится выборка), то второй элемент 8 коммутации выдает сигнал, поступающий на второй вход запуска блока 3, для запуска блока 3 и на вход считывания блока 9 регистров. При этом выборка передается с информационного выхода блока 9 в блок 3 для обработки.В блоке 9 регистров может находиться одновременно несколько выборок одного канала. Считывание их из блока 9 осуществляется последовательно в порядке их поступ. ления. При полном заполнении блока 9 вы. дается сигнал с его выхода Заполнен. Этот сигнал проходит через первый элемент 8 коммутации и поступает в виде сигнала блокировки на шину 9 блокировки, обьединяющую выходы блокировок от всех процессоров 2. Появление сигнала блокировки ня входе блокировки блока 1 памяти запрешает считывание заявок из блока 1 и тем самым исключает возможность появления фактора опережения в системе при заполнении блока 9 регистров какого-либо процессора 2.Простои процессоров 2 системы из-зя возникающих блокировок несколько снижают ее пропускную способность по сравнению с первым режимом.12596 5 10 15 20 25 30 35 40 45 50 55 6Ллгоритм раооты процессора 2 в режиме параллельной обработки зависимых заявок показан на фиг. 12; алгоритм записи заявки в процессор 2 в этом режиме представлен на фиг. 13.3, Режим последовательной обработки заявок. Исходное состояние: все процессоры 2 свободны, блок 9 регистров пуст, сигнал на шине 14 задания режима отсутствует, сигнал на шине 20 задания приоритета никакой роли не играет.В этом режиме во всех процессорах 2 блок 4 коммутации может организовывать связь только между двумя смежными процессорами 2.В начальный момент в каждом процессоре 2 формируюгся одновременно два сигнала запроса: во-первых, свободный операционный блок 3 выдает сигнал с выхода опроса, поступающий через второй элемент 9 коммутации на второй вход элемента ИЛИ 5; во-вторых, на втором выходе первого элемента 8 коммутации формируется сигнал (так как отсутствует сигнал Заполнен на выходе блока 9 регистров), поступающий через элемент ИЛИ 6 на третий вход элемента ИЛИ 5 и на информационный вход блока 4 коммутации. Сигнал при работе в последовательном режиме постоянно поступает через элемент ИЛИ 5 на вход запроса блока 4 коммутации предыдущего процессора 2 до тех пор, пока не заполнится блок 9 регистров.При поступлении сигнала запроса на его вход запроса блок 1 памяти выдает с выхода разрешения сигнал оазрешения в первый процессор 2 и выдает заявку на шины 12 и 13. В этом режиме все заявки из блока 1 памяти последовательно поступают только па первый процессор 2, так как отсутствие сигнала по шине 14 задания режима на задающем входе блоков 4 коммутации запрец 1 ает сквозное прохождение через них сигнала разрешения.Появление сигнала разрешения на входе разрешения блока 4 коммутации первого процессора 2 инициирует выдачу с выхода записи блока 4 сигнала, записи, который записывает в блок 9 регистров код выборки с шины 13 данных. Поскольку блок 9 теперь не пуст, то сигнал запроса, поступающий с выхода опроса блока 3 во второй элемент 8 коммутации, сформирует на выходе управления этого элемента 8 сигнал, который включит блок 3, а также передаст в него из блока 9 выборку, которую блок 3 начнет обрабатывать. При этом сигнал с выхода опроса блока 3 снимается,В то время, как блок 3 выполняет первую часть алгоритма обработки заявки, сигнал запроса от первого процессора 2 сохраняется, поэтому блок 1 памяти продолжает выдавать заявки, которые записываются в блок 9 регистров данного процессора 2; эта передача заявок заканчивается при полном заполнении блока 9.5 10 15 20 25 30 Фортла изобретения 35 40 45 50 55 Блок 3 первого процессора 2, выполнив первую часть алгоритма обработки заявки, выдает с выхода обращения сигнал обращения в блок 4 коммутации. Если при этом на входе запроса блока 4 имеется сигнал запроса от второго процессора 2, то блок 4 выдает с выхода разрешения сигнал, поступающий на вход разрешения блока 4 второго процессора 2.Во втором процессоре 2 блок 4 коммутации сигналом с выхода записи передает в блок 9 регистров этого процессора 2 результат частичной обработки заявки (проведенной первым процессором 2) с шины 3 данных, куда он поступил из первого процессора 2. По сигналу с выхода опроса операционного блока 3 второй элемент 8 коммутации выдает сигнал с выхода управления (так как блок 9 регистров теперь не пуст), который поступает на второй вход запуска блока 3, а также передает информацию из блока 9 регистров в блок 3 для последующей обработки, т, е. для выполнения второй части алгоритма.Этот режим наиболее эффективен при обработке выборок одного канала. Так как формирование сигнала запроса и прием информации в блок 9 регистров процессора 2 не связаны с окончанием выполнения части алгоритма, то существенно сокрагцаются простои процессоров 2 из-за неравномерности длин частей алгоритмов. Подобрав нужное количество буферных регистров, можно полностью исключить простои в системе.Алгоритм работы процессора 2 в режиме последовательной обработки заявок показан на фиг. 14.Коммутация сигналов, управляющих работой системы в нужном режиме, производится блоком 4 коммутации и элементами 8 коммутации.Блок 4 коммутации (фиг. 3) управляется сигналом разрешения из предыдущего процессора 2, поступающим на вход разрешения блока 4, соединенный с входами элементов И 42 - 44.С выхода разрешения блок 4 выдает сигнал разрешения в блок 4 последующего процессора 2 при наличии на входе запроса блока 4 данного процессора 2 сигнала запроса от последующего процессора 2 в следующих случаях: при параллельном режиме обработки независимых заявок (т. е. при наличии на задающем входе блока 4 сигнала по шине 14 задания режима системы и при отсутствии сигнала своего запроса на информационном входе блока 4) - при подаче на входе разрешения блока 4 сигнала разрешения; таким образом, в этом случае разрешается сквозное прохождение сигнала разрешения через элементы И 42 и ИЛИ 51 блока 4 данного процессора 2 в направлении к одному из последующих свободных процессоров 2 с более высоким приоритетом; при последовательном режиме (т. е. прп отсутствии на задающем входе блока 4 сигнала по шине 14 системы) - при подаче на вход обращения блока 4, соединенный с входом элемента И 46 сигнала обрапсния из блока 3 после осуществления этим блоком частичной обработки заявки.С запускающего выхода, подключенного к выходу элемента И 43 блок 4 выдает сигнал запуска на первый запускаюгций вход блока 3; это происходит в параллельном режиме обработки независимых заявок в том случае, когда в момент прихола на вход разрешения блока 4 сигнала разрешения на входе запроса блока 4 нет сигнала запроса от последующих процессоров 2, т. е. данный процессор 2 является последним (и, значит, ндиболес приоритетным) из процессоров 2, выдавших запрос к блоку 1 памяти.При последовательном режиме, и также при параллельном режиме обработки зависимых заявок поступивший на вход разрешения блока 4 сигнал разрешения проходит (при подаче на информационный вход сигнала своего запроса с выхода элемента ИЛИ 6) через элемент И 44 на выход записи блока 4, чтобы лдлсс в качестве сигнала записи поступить в блок 9 регистров лля записи в него кола выборки с шины 13 данных.На выход запроса блока 4 в параллельном режиме разрешается сквозное прохождение сигнала запроса от последующего процессора 2 с входа запроса блока 4 через элемент И 45. 1. Адаптивная система обработки данных, содержащая блок памяти и А процессоров, каждый из которых содержит нсрационный блок, блок коммутации и пе 1 но; элемент ИЛИ, причем входы-вь 1 ходы адреса и данных операционных блоков каждого процессора и блока памяти подключен: оответственно к входам-выходам а;.с л;"ных системы, вход здпросд блока памяти и, лключен к выходу первого элемента ИЛИ первого процессора, выход разрешения блока памяти подключен к входу разрешения блока коммутации первого процессора, первый вход первого элемента ИЛИ каждого процессора подключен к выходу запроса блока коммутации того же процессора, выход разреше иа б.еоаа коеауеаюаго ороиеееора (=1, М - 1) подключен к входу разрешения блока коммутации (К+1) -го процессора, выход первого элемента ИЛИ с-го процессора (=2, Ю) подключен к входу запроса блока коммутации ( - 1) -го процессора, первый вход запуска операционного блока каждого процессора подключен к выходу запуска блока коммутации того же процессора, выход обращения операционного блока каждого процессора подключен к входу об 1312596ращения блока омутации того же процессора, задающие входы блоков коммутации всех процессоров подключены к входу задания режима системы. отличающаяся тем, что, с целью увеличения пропускной способности системы при обработке взаимозависимых заявок за счет введения возможности параллельной обработки таких заявок и уменьшения времени простоя процессоров в последовательном режиме работы системы, в каждый процессор введены второй элемент ИЛИ, элемент И, два элемента коммутации, блок регистров, регистр номера канала и схема сравнения, причем входы и выходы признаков выдачи, приема, занятости и выходы признака запроса операционных блоков каждого процессора подключены соответственно к входам и выходам сигналов выдачи, приема, занятости и запроса системы, вход признака захвата операционного блока первого процессора подключен к входу запроса системы, выход признака ответа операционного блока -го (с=1, М 1) процессора подключен к входу признака захвата операционного блока (г+1) -го процессора, первый вход элемента И каждого процессора подключен к первому входу первого элемеппга коммутации того же процессора и входу задания режима системы, первый выход первого элемента коммутации каждого процессора подключен к выходу блокировки системы и входу блокировки блока памяти, в каждом процессоре второй вход первого элемента ИЛИ подключен к первому выходу второго элемента коммутации, первый и второй входы которого подключены соответственно к выходу опроса операционного блока и к выходу Г 1 уст блока регистров, второй выход второго элемента коммутации подключен к второму входу запуска операционного блока и входу считывания олока регистров, информационные вход и выход которого подключены соответственно к входу данных и буферному входу оперщионпого блока, вход записи блока регистров подключен к выходу записи блока коммутации, выход Заполнен блока регистров подключен к второму входу первого элемента коммутации выход элемента И подклочен к входу разрешения схемы сравнения, первый информационный вход которой подключен к информационному входу регистра номера канала и адресному входу операционного блока, второй информационный вход схемы сравнечия подключен к выходу регистра номера канала, синхровход которого подключен к выходу запуска блока коммутации, выход схемы сравнения подключен к первому входу второго элемента ИЛИ, второй вход котороо подключен к вгорому выходу первого элемента коммутации, выход которого подклк- чен к второму выходу первого элемента коммутации, выход второго элемента ИЛИ подключен к информационному входу блока коммутации и третьему входу первого эле 5 10 15 20 25 30 35 40 45 50 55 мента ИЛИ, второй вход элемента И каждого процессора подключен к шине задания приоритета системы.2. Система по п.отличающаяся тем, что операционный блок содержит арифметико-логический блок, дешифратор, счетчик команд, элемент ИЛИ, блок памяти, блок обмена и блок интерфейса, причем разряды входа дешифратора подключены к соответствующим разрядам кода операции числового выхода блока памяти, разряды адреса перехода числового ьы хода которого подключены к соответствующим разрядам входа адреса перехода счетчика команд, разряды кода микрокоманды числового выхода блока памяти подключены к соответствующим разрядам входа кода микрокоманды арифметико-логического блока и блока обмена, буферный вход, первые вход-выходы адреса, данных, признака выдачи и вход-выход признака приема которого являются соответственно буферным входом, входами-выходами адреса, данных, признака выдачи и признака приема операционного блока, первый, второй и третий выходы дешифратора подключены соответственно к входам разрешения записи адреса перехода, начального адреса и модифицированного адреса счетчика команд, счетный вход которого подключен к выходу элемента ИЛИ, первый и второй входы которого подключены соответственно к выходу сигнала исполнения арифметико-логического блока и к выходу приращения адреса блока обмена, вторые входы-выходы адреса, данных и признака выдачи которого подклкчены соответственно к входам-выходам адреса, данных и признака выдачи арифметикологического блока, информационный выход которого подключен к входу модифицированного адреса счетчика команд, вход начального адреса которого подключен к входу выходу данных арифметико-логического блока, вход запуска которого подключен к четвертому выходу дешифратора, пятый выход которого подключен к входу внутреннего запуска блока обмена, первый и второй входы внешнего запуска которого являются соответственно первым и вторым входами запуска операционного блока, выход счетчика команд подключен к первому адресному входу блока памяти, второй адресный и числовойвходы которого подключены соответственно и первым входам-выходам адреса и данных блока обмена, вход-выход признака приема которого подключен к входу-выходу признака приема блока интерфейса, вход признака захвата, выход признака ответа, выход признака запроса, вход-выход признака занятости и вход признака приема которого являются соответственно входом признака захвата, выходом признака ответа, выходом признака запроса, входом-выходом признака занятости и входом признака приема операционного блока, шестой и седьмой выходы дешифратора являются соответст 1312596венно выходами опроса и обращения операционного блока, выход захвата блока обмена подключен к входу захвата блокз интерфейса, выход разрешения захвата которого подключен к входу разрешения захваты блока обмена.3. Система цо и. 1, отличающаяся тем, что блок коммутации содержит пять элементов И, четыре элемента НЕ и элемент ИЛИ, причем первые входы первого, второго и третьего элементов И подключены к входу разрешения блока, входы первого и второго элементов НЕ подключены к второму входу третьего элемента И и к инфорыционцому входу блока, выходы первого и второго элементов НЕ подключены к Вторым входам соответствующих элементов И, третьи входы которых подключены к входу третьего элемента НЕ, первом входу четвертого элемента И и задакщему входу блока, Выход третьего элемента 11 Е подключен к первому входу пятого элементы И, второй В.од которого подключен к четвертому входу первого элемента И, входу четвертого элемента 11 Г, второму входу четвертого элемента И и является входом запроса блока, выход четвертого элемента НЕ подклОчец к четвертому входу второго элемента И, выход которого является вьходом запуска блока, трстРй вход пятого элемента И является входом обращения блока, Вь)ходы первого и пятого элеме 4 гов И подключены к входам элементы ИЛИ, выход которого является выходо разрешения блока, Выходы третьего и четвертого элементов И являются соответственно Выходами записи и запроса блока.4. Система по ц. 1, отличающаяся тс, что элемент коммутации содержит два элемента И и два элементы НЕ, причем первый вход первого элемента И подключен к входу первого элемента НЕ и является первым входом элемента коммутации, второй вход первого элемента И подключен к входу второго элемента НЕ и является вторым входом элемента коммутации, Выходы элементов НЕ подключены к соответствующим входам второго элемента И, выход которого является первым выходом элемента коммутации, вы.ход первого элемента И является вторым выходом элемента коммутации.5. Система по ц. 1, отличак(цаяся тем, что блок регистров содержит два счетчика адреса, два дешифратора адреса, счетчик заполнения, регистровый накопитель, входной и выходной регистры, причем входы прямого и обратного счета счетчика заполнения подключены соответственно к счетным входам первого и второго счетчиков адреса ц являются соответственно входами записи и считывания блока, входы разрешения первого дешифратора адреса и входного ре истра подключены к счетному входу первого счетчика адреса, выходы признаков заполнения и равенства цулю счетчика заполнения являются соответственно выходами Запо 15 10 15 20 25 30 35 40 45 50 55 ЦЕН И Пст ОЛОКЗ, ВЫХОДЫ СсСЧКО 4 41 Д)еса подкг 1 ю(111 к ицфОР 41 циосцы Вход(1 соответствующи депифрыторов адресы, рыз.4)54 ДЫ ВЫХОДОВ КОТОРЬ 1 ПОДКЛК)(.Ц 1 К )ХРЫсоответственно записи и считывания с(кпветствующих регистров регистрового накопителя, информациоццый Р)ход Входного регистра является (цфорх)ац 404 Нм Входом бЛОКа, ВЫХОД ВХОДОГО рЕГИСтры НОДКЛЮЧЕН К ИНфОРМЗЦЦОЦ 40 с ВХОД РЕГИСРОВОГО НЗКОЦИТ(ЛЯ, ИНфОР4411 ИОННЫЙ ВЫХОД КОТОРОП) ПОДКЛЮЧСЦ К ЦнфОРМЗЦИОЦ 1(0 ВОД Выхдцого ре пестр(1. Выход которого явля(т. ся информационны Выходом блокы.6. Системы цо ц. 1 или 2, от.4(сюща(гс тем, что арцфметико-логический бгОк содержит регистр 4 икрокох 4)пд, форировы- ТОЛ Ь С)4 ц Х р 0 0 14 Г 11 4 Г 1 014,;1 ( П 111 ф р 31 0 с, ) р ц ф (- тически й эг( мент ко мутации.;рис(исредытчцк, регистр, рсг 4(тро)ук) пых, схммытор, сдвигытель и регистр сост 05 НИ 4, причем информационный Вход 1)сгисгры микро- кО 3 НД 54 В;154 етс 51 ВКОДОм ко,441 м ц кРОко) 41 1 Ды блОк(1, Вход запскЗ форх 44 ро)ытсл 54 сицхро- СИГИ 3,ОВ ЯВ,151 СТ(.Я ВХ;РОМ ЗЗПХ С:КР) ),ОК 41, ПЕРВЬй Рс ВтОРОй ВЫХОДЫ фОРМИРОВыт(ЛЯ СИЦХРОСИГЦЫ;Ц)В ПОДКЛЮЧСЦЫ СООГ 44 С 1 С ВСЦЦО к сицхровходым регистрыикрокоы и дс. шифраторы, ицфорыионный )хо, ко) Орого подключен к выходу рсчстраикроко 3,д Р Вход ГС 1)ОГО слых)с)40 О сх мх 1410 РЗ, ц(РВЫ И И ВТОРОИ ВХО ДЬ 1 4 Ц 144 фР ЫТОР 4 П 0,1 К 1 К) ЧСЦЫ К СООТБСТС 4 К)1 ЦИМ ВХОДС)М 4)РИфСТИ ЧЕСКОГО ЭГ 1 ЕХ)ЕЦГз КОХ"13 ЦИИ. с 1(Рвый Ц В)О. РОИ ВХОДЫ - ВЫХОДЫ КОТОРОГО ЯВ,1 ЯЮТС 51 ВХды. и-вь)ходами дыИых ц признака Выдачи б,)окы, ВыхоЗ рифстисско 0 -.лсмсГгы КОММ ГЫ 11 ИИ ПОДКГ 1 К)1 СЦ К СТРООИР 10 Ц 4(1 входу приемо передатчика, ц( р Вы й 14 ходВЫ ХО КО 10 рОГО Я БГ) и(.Г(.51 БХ 0.40 с. 44 Ы ХО;О а Д 1) Е С 3 О, 10 К 3, 51 В с 0 Р 0 й 11 0,К, 1 1 О Ч (. 1 К С Р Б О , ) Инфоо 3 ШОЦНО 1 с ВХС ) -ВЫХО.Х 4;СГЦСТР(1. второй ицформыци(цНый Вход-Вых(д коОроГО ПОДКГ)К)ЧЕ)4 К ИС(фОРМЫЦИ 01:НО) В(,1- ВЫХОДУ РЕГИСтРОВОИ ПЗЯт и, К с и ф Р 3- ЦИОР 44044 У ВХОДХ РС И( ТГ)Ы СОСТ 0511 И 51 И ВЫО ) СДВИГЫТСГ 1 Я, Инфо 141 И 01ЫЙ ВХД КСУГОС)ос ( подключен к Вь,Од) сх)и су 3 оры, рыз- Р 51 Д 1 В ХОДЗ П(Р В(, ( 1;11;.1 С 01 0 К(1 (Р 010 подкг 1 ОСць( к соо(стс)44) к)ц 444 РР 151,(4 х первой группы Вь;О.ы рсгцстр 0440 й ц 154 ти, РаЗРЯДЫ ВтОРОйР. с:Ы Кс)ТОРОГО 10,КЛОсСНЫ К СООТВЕТСТВ 10:Ц. 4 РЫЗР 51 ДЫ И ЦфОР 4- циоцного выходы рс (стр 4. рызря.шм второй группы Выходы рсгцс 1 ровой памяти и разрядам первой гру);ы 4 ь:хо;41 рсг(стр 4 со- СТОЯНИЯ, РаЗРЯДЫ ВтОРОй ГРХ 1;Ы ВЫ,ОДЫ последнего образуют информационный Выход блока, Вх 0.1 ыпр 14)леция 01(сг);)цией регистра, регистровой пыяти, сухх 340 р(1, сдвигателя и регистры СО тояцця подключены СООтВСтетВЕЦ)Ц) К т; СТЬСУ, сЕТВЕРТО)4 У, ЦЯ- тому, шестому, седьмому Выходам дешифратора, входы синхронизации регистры, рсгцст- РОВО 4 ИЗМЯТ, С :)4,1 40 Р(4. СД(В 1 Зт(ХЯгистря состояния цодклк)че 1 ц соответственно к выходам с третьего по седьмой формирователи сицхросигцалов, восьмой вь 1 ход которого является вцхолом сигнала исполнения блока.7. Система по п. 1 или 2, отличан)щатя темчто блок обмена содержит регистр микрокомацд, дешифратор, формирователь сицхросигналов, элемент ИЛИ, элемент И, элемент НЕ, арифметический элемент коммутации, интерфейсный элемент коммутации, три приемо-передатчика, коммутатор и регистр, причем информационный вход регистра микрокоманд является входом кода микрокоманды блока, первый и второй входы разрешения приема рсгисгра микрокомацл подключены к первому и второму входам элемец. та ИЛИ и являются соответственно первым и вторым входами внешнего запуска блока, третий Вход элемс 11 та И 1 И является входом внутреннего запуска блока, выход элемента ИЛИ подключен к входу запуска формировяте 151 сипхросигнялов, первый и Второй выходы которого подключены соотвстсгвсццо к синхровходам дешифратора и регистра микрокомяцд, выход которого подключе 11 к информационному входу деп 1 ифратора, первый и второй выходы которого подключены к соответствующим ьходям арифметического элемента коммутации, первый и нто- РОЙ Входы-Вц хОды кото)Ого 51 В, 5 потсЯ соответственно вторыми входами-выходами лацццх и признака выдачи блока, а выход 1 ц)дклк)чен к стробирук)Наему входу перв)го приемо-передатчика, нсрвцй информационный Вход-выход которого и информационный вход второго приемо-передатчика являются СООТВСТСТБСНЦО ВТОРЫМ ВХОДОМ-ВЫХОЛЙМ ЯД- реса и буферным вхолом олока, второй пцформационный вход-выход первого приемопередатчика подключен к первому информационному вход-выходу коммутатора, второй и третий ицформациоцныс входы-выходы которого подклк)ченц соответствен 1 го к перВому информационному входу-выходу трс 1 ьего приемо-передатчика и информацисн 1 ному входу-выходу регистра, адресный вход коммутатора нолклк)чсн к ипформа цисиНому выходу второго приемо-передатчика, второй и третий ипс)Ормацисшцыс входы.вь 1 холы третьего приемо-передатчика яьляются соответственно первыми входами-выходами адреса и данных блока, стробирующий в.сол третьего приемо-передатчика подключен к выходу интерфейсного элемсцтя коммутации, первый ц второй входы-выходы которого являются соответственно первым Входом- ВЫХОДОМ ПРИЗНЯКЯ ВЫДЯЧИ И ВХОДОМ-ВЫХОДОМ признака приема блока, первый, второй и третий входы ццгсрфсйсцого элемсцта коммутН 1 ии подключены соответственно к третьему вцхолу де 1 пцфряторя, входу элемента 1 Г и чствертому выходу дешифраторя, выход элемента НЕ подклк)чен к первому входу элемента И, второй вход которого подключен5 О 15 20 25 30 35 40 45 50 ( к третьему выходу дсп 1 ифратора, третий вход элемента И подключен к первому входу-выходу арифметического элемента коммутации, выход элемента И и вход элемента НЕ являются соответственно выходом захвата и входом разрешения захвата блока, пятый и шестой выходы дешифратора подключены соответственно к входам управления операцией регистра и коммутатора, синхровходы которых подключены соответственно к третьему и четвертому выходам формирователя синхросигналов, пятый выход которого является выходом прира 1 цения адреса блока.8. Система по п. 1 или 2, или 6, или 7, отличающаяся тем, что арифметический элемент коммутации содержит два элемента И, элемент НЕ и элемент ИЛИ, причем первые входы элементов И являк)тся соответственно первым и вторым входами арифметического элемента коммутации, Выхо)1 ц первого и втор)го элементов И подключены соответственно к Второму входу второго элемента И и к входу элемента Н 1 выход которого пол. ключен к Второму входу первого элемента И, первый и второй входы элемента ИЛИ подключены соответственно к выходам первого и второго элементов И и являются соответственно первым и вторым входами-Выходами арифметического элемента коммутации, выход элемента ИЛИ является выходом арифметического элемента коммутации.9. Система по и.или 2, или 7, отличающаяся тем, что интерфейсный элемент коммутации содержит два элемента И, элемент ИЛИ, элемент НЕ и два ключа, причем перВцс входы элементов И являются соответственно первым и вторым входами интерфейсного элемента коммутации, выход первого элемента И подключен к перВому Входу э.смента ИГИ и входу первого кск)ча. выхол которого подключен к второму входу второго элемента И и является первым вхолом-вы. ходом интерфейсного элемента коммутации, выход второго элемента И подключен к второму входу элемента ИЛИ и в.соду второго ключа, выход которого подключен к Вхолу элемента НЕ и является вторым вхоломВВ 1 ходом интерфейсного элемента коммутации, выход элемента НЕ подключен к второму входу первого элемента И, третий Вход которого является третьим входом интер. фейсцого элемента коммутации, выход элемента ИЛИ является выходом интерфейсного элемента коммутации.10. Система по п.или 2, отличающаяся тем, что блок интерфейса содержит триггер, четыре элемента И, лва элемента НЕ и лва ключа, причем первые входы первого и второго элементов И, вход первого элемента НЕ и вход первого ключа подключены к вхолу захвата блока, выход первого элемента НЕ подключен к первому входу третьего элемента И, вторые вхолы первого и третьего элементов И полключе 1:.ы к входу признака захвата блока, вымол третьео элемента Иявляется выходом признака ответа блока, выход первого элемента И подключен к первому входу четвертого элемента И, выход которого подключен к входу установки триггера, вход сброса которого является входом признака приема блока, прямой выход триггера подключен к второму входу второго элемента И и входу второго ключа, выход которого подключен к входу второго элемента НЕ, выход которого подклк)чен к второму входу четвертого элемента И, выход второго элемента Й является выходом разрегпения захвата блока, выходы первого и второго ключей являются соответственно входами- выходами признака запроса и признака занятости блока.