Соединитель многокаскадной коммутационной системы

,аг /а, 1 а,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Днепродзержинский индустриальный институт им. М. И. Арсеничева(54) СОЕДИНИТЕЛЬ МНОГОКАСКАДНОЙ КОММУТАЦИОННОЙ СИСТЕМЫ (57) Изобретение относится к импульсной технике, электронной коммутации и связи и может быть использовано в вычислительных и автоматических системах с перестраиваемой структурой. Цель изобретения - повышение быстродействия, достоверности функци(онирова(нпя и расин(ренис ф нкционяльных возможностей. Соединитель 1 содержит матричный коммутатор 2, блок 5 управления каналамп, матрицы 7 фиксации соединений, коммутатор 9 адресов, блок 12 управления адресами, блок 13 дешифрации адресов, блок 14 посылки подтверждения, блок 16 приема подтверждения, блок 17 приоритета, блок 18 синхронизации, блок 21 занятости выходов, блок 22 фиксации запросов, группу из информационных входов и группу из о информационных выходов. Введение в устройство матричного коммутатора адресов, олоков управления адресами, их дешифрации посылки и приема подтверждения, приоритета, синхронизации, занятости выходов, фиксации запросов позволило обеспечить од. повременный параллельный поиск и фикса- а цию произвольного числа канало в много- каскадной коммутационной системе. 15 ил,Кус Корректор Г. РПоди нсноекомитета СССРи открытийшская наб., д. 4/5од, ул. Проектная, 4 едактор Л. Сабо аказ 1937/58Составитель Техред И. Верес Тираж 816 ВНИИПИ Государственного по делам изобретений 13035, Москва, Ж - 35, Рау иал ППП Патент, г. УжгорИзобретение относится к импульсной технике электронной коммутации и связи и может быть использовано в вычислительных и автоматических системах с перестраиваемой структурой.Цель изобретения - повышение быстро. действия, достоверности функционирования и расширение функциональных возможностей за счет одновременного параллельного поиска и фиксации произвольного числа каналов в многокаскадной коммутационной системе.На фиг. 1 приведена структурная схема соединителя многокаскадной коммутацион. ной системы (т=2, п=2, /г=2, д=8); на фиг. 2 -- функциональная схема ц-го узла фиксации соединений; на фиг. 3 - организация связей узлов фиксации соединений в составе матрицы фиксации соединений; на фиг. 4 - функциональные схемы формирователей и приемников подтверждения и их связи в составе блока посылки и приема подтверждения; на фиг. 5 - функциональная схема блока дешифрации адресов; на фиг. 6 - функциональная схема узла фиксации запросов и его связи в составе блока фиксации запросов; на фиг. 7 - функциональная схема узла занятости выходов и его связи в составе блока занятости выходов; на фиг. 8 - функциональная схема блока приоритета с функцией приоритета меньше порядковый номер входа - выше приоритет и его связи в составе блока приоритета; на фиг. 9 - функциональная схема матричного коммутатора адресов; на фиг. 10 - функциональная схема узла управления адресами; на фиг. 11 - организация связей узлов управления адресами в составе блока управления адресами; на фиг, 12 - функциональные схемы узла коммутации и узла управления каналом и их связи; на фиг. 3 - функциональная схема однотактного блока синхронизации; на фиг. 14 - упрощенная структурная схема соединителя многокаскадной коммутационной системы, в котором т=2, а=2, /г=2, д=8; на фиг. 15 трехкаскадная коммутационная система, построенная из этих электронных соединителей. Соединитель 1 многокаскадной коммутационной системы (фиг. 1) содержит матричный коммутатор 2, группу из т информационных входов 3 матричного коммутатора 2, являющуюся группой информационных входов соединителя 1, группу из и информационных выходов 4 матричного коммутатора 2, являющуюся группой информационных выходов соединителя 1, блок 5 управления каналами, выходы которого соединены с управляющими входами матричного коммутатора 2, а входы - с группой выходов 6 матрицы 7 фиксации соединений, с группой выходов 8 для подключения внешнего коммутатора. Электронный соединитель 1, кроме 1 Р 15 2 Р 25 ЭО Э 5 4 О 45 5 Р 55 того, содержит матричный коммутатор 9 адресов, группу адресных входов 10 матричного коммутатора адресов, являющуюся группой адресных входов соединителя 1, группу адресных выходов 11 матричного коммутатора 9 адресов, являющуюся группой адресных выходов соединителя 1, блок 12 управления адресами, блок 13 дешифрации адресов, блок 14 посылки подтверждения, вход 15 режима которого является входом режима соединителя 1, блок 6 приема подтверждения, блок 17 приоритета, блок 18 синхронизации, вход 19 настройки и группа тактовых входов 20 которого являются соответственно входом настройки и группой тактовых входов соединителя 1, блок 21 занятости выходов, блок 22 фиксации запросов, группа входов которого соединена с второй группой выходов 23 матрицы 7 фиксации соединений. Первая группа входов 24 матрицы 7 фиксации соединений соединена с группой выходов блока 17 приоритета, группа входов которого соединена с группой входов блока 21 занятости выходов и с третьей группой выходов 25 матрицы 7 фиксации соединений, вторая группа входов 26 которой соединена с первой группой выходов блока 21 занятости выходов, вторая группа выходов 27 которого соединена с группои входов блока 14 посылки подтверждения, группа выходов 28 которого соединена с группой выходов 11 матричного коммутатора 9 адресов, группа входов 10 которого соединена с группой входов 29 блока 16 приема подтверждения, группа выходов которого соединена с третьей группой входов 30 матрицы 7 фиксации соединений, четвертая группа входов 31 которой соединена с группой выходов блока 13 дешифрации адресов, группа входов которого соединена с группой входов матричного коммутатора 9 адресов, группа входов управления которого соединена с группой выходов 32 бло. ка 12 управления адресами, первая группа входов 33 которого соединена с группой выходов 6 матрицы 7 фиксации соединений, а вторая группа входов 34 блока 12 управления адресами соединена с первой группой выходов блока 22 фиксации запросов, вторая группа выходов которого соединена с четвертой группой входов 35 матрицы 7 фиксации соединений, первый вход 36 управления которой соединен с первым выходом блока 18 синхронизации, второй выход 37 которого соединен с вторым входом управления матрицыфиксации соединений, первым входом управления блока 6 приема подтверждения первым входом управления блока 14 посылки подтверждения, первым входом управления блока 12 управления адресами, второй вход управления которого соединен с входом управления блока 5 управления каналами, третьим выходом 38 блока 18 синхронизации, четвертый выход 39 которого соединен с первым входом управления блока 21 занятости выходов, третьимвходом управления матрицы 7 фиксации соединений, первым входом управления блока 22фиксации запросов, второй вход управления которого соединен с вторым входом управления блока 16 приема подтверждения, пятым выходом 40 блока 18 синхронизации, четвертым входом управления матрицы 7 фиксации соединений, пятый вход упрзвления которого соединен с шестым выходом 41 блока 18 синхронизации, седьмой выход 42которого соединен с третьим входом управления блока 16 приема подтверждения, с вторым входом управления блока 14 посылки подтверждения. Функциональная схема (фиг. 2) узла 43 гг фиксации соединений, являющегося элементом матрицы 7 фиксации соединений, содержит триггср 44, логические элементы И 45 - 48 и логический элемент ИЛИ 49. Организация связей узлов 43,г - 43 тп фиксации соединений в составе матрицы 7 фиксации соединений показана на фиг. 3. Функциональные схемы формирователь 50 подтверждения и организации соединений 50 г - 50 в составе блока 14 посыл. - ки подтверждения может быть выполнен в двух вариантах (фиг. 4). В первом варианте схема содержит усилитель 51 стремя устойчивыми состояниями, вход 52 режима которого соединен с элементом И 53.Схему формирователя 50 г подтверждения, выполненную по второму варианту и содержагцую элемент И 54, целесообразно применять в тех случаях, когда логическая единица соответствует низкому уровню напряжения. Функциональная схема приемника 55 подтверждения и организация соединений 55 г - 55, в составе блока 16 приема подтверждения (фиг. 4) содержит триггер 56 и элемент И 57, Ьлок 13 дешифрации адресов состоит из т дешифраторов 58 (фиг. 5). Связи дешифраторов 58 г 58, в составе блока 13 дешифрации адреса представлены на фиг. 5. Функциональная схема (фиг. 6) узла 59 фиксации запросов содержит триггер 60, элемент И 61 и элемент ИЛИ 62. Связи узлов 59 г -59, фиксации запросов в составе блока 22 фиксации запросов показаны на фиг. 6. Функциональная схема узла 63 занятости выходов (фиг. 7) содержит триггер 64, элемент И 65 и элемент ИЛИ 66. Связи узлов 63 г - 63,: занятости выходов в составе блока 21 занятости выходов показана на фиг. 7. Функциональная схема арбитра 67 г-строки (фиг. 8), являошегося элементом блока 17 приоритета, содержит (для случая блока приоритета с фиксацией приоритета меньше порядковый номер входа - выше приоритет) формирователь 68 логического нуля и т - 1 элементов ИЛИ 69 с различным количеством входов. На фиг. 8 показана функциональная схема блока 17 приоритета, состоящего из и арбитров. Функциональная схема матричного коммутатора 9 адресов (фиг. 9), построена на элементах коммутации на один вход и один выход, для ком мутации группы гп входов 1 О, где каждый вход состоит из Р физических линий, на группу из п выходов 11, где каждый вы. ход сос.оит из /г физических линий. Схема содержггт гггХггХй элементов 70 коммутации. Узел 71;, управления адресами (фиг. 10) является элементом блока 12 управления адресами. Организация связей узлов 71 г г - 71, внутри блока 12 управления аггресами гюказана на фиг. 11. Узел 71(фиг. 10) состоит из элементов И 72 и 3, элемента ИЛИ 74, элемента 75 согласования уровней. 5 гоМатричный коммутатор 2 каналов (фиг. 12) отличается от матричного коммутатора 9 адресов (фиг. 9) числом физических линий в одном входе или выходе. В матричном коммутаторе 2 каналов д физических линий. Узел 76 коммутации а-шин, г-входа на г-выход (фиг. 12) состоит из элементов 7 гг коммутации. Общее число узлов 76 коммутации равно тХп. Каждый узел 76 коммутации управляется узлом 78 управления каналов, являющимся элементом блока 5 управления каналами. Каждый из тХп узлов 78 управления состоит из элемента И 79 и элемента 80 согласования уровней. Важным отличием коммутатора 2 каналов от коммутатора 9 адресов является. то что он может коммутировать как дискретные, тзк и аналоговые сигналы. Коммутатор 2 каналов может быть выполнен с использованием ключей любой физической природы (ключи на биполярных, униполярных и четьгрехслойных приборах, р-г-и-приборах, опто-электронных ключах, герконовых и электромагнитных реле, ферридах и т. д.). 5 20 25 ЗС 35 40 45 50 55 Однотактные импульсы с тактового входа 20 (фиг. 13) преооразуются в трехтактные в блоке 18 синхронизации, в котором узел 81 преобразования фаз, состояший из э гементов 82 и 83 задержки импульсов, преобразует входную последовательность импульсов в трехтактную последовательность. Импульс нз выходе 39 появляется после окончания импульса на входе 36, импульс на выходе 42 -- после окончания импульса на выходе 39, а импульс на входе 36 - после окончания импульса на выходе 42 и некоторой паузы, затем появляется импульс на выходе 39 и т. д. Узел 84 синхронизации блока 18 синхронизации выполнен па триггерзх 85 в 87, логических элементах И 88 в -91, логических элементах И 92- 94. Изменения состояния на выходах 37, 38, 4 1 и 40 могут ггроисходить только в паузе между окончанием сигнала нз выходе 42 и появлением сигнала на выходе 36. Схему блока 18 спнхрониззции (фиг. 13) легко преобразовать в трехтактную, если входные трехтактные импульсы непосредственно подать с тактовых входов 20 на вход 36 и выходы 39 и 42. Блок 18 синхронизации может быть выполнен как по двхххтзктной, так и по четырехтактной схеме.1226643Устройство работает следующим образом.При установлении соединений приоритет входа 1 О выше входа 1 О. Для нормальной работы устройства на вход 20 должны непрерывно подаваться тактовые импульсы. В режиме Передача информации (логический ноль на входе 19) на выход 37 всех узлов 43 фиксации соединений (фиг. 2) подается логический ноль, что не позволяет изменять состояние матричных коммутаторов 2 и 9 произвольной комбинацией сигналов на входах 101, 102, 021, 1022 и 15. В режиме установления соединений (логическая единица на входе 19) на адресные входы 1 О и 102 подают коды адресов выходов. Рассмотрим случай, когда на вход 10 поступает логическая 1, на вход 10 поступает логический 0. При появлении стробирующего сигнала (логическая 1 на входе 1012) на входе 31 (фиг. 5) появляется логическая 1. При появлении стробирующего сигнала на входе 102 появляется логическая 1 на входе 312 ь При совпадении логических 1 на входе элемента И 46 и логических 1 на входах 26 элемента И 47 включается соответствуюгций трипер 44 (фиг. 2). Для данного случая стробирующий сигнал на входе 10 переводит в единичное состояние триггер 44 узла 43 фиксации соединений, а строб на входе 102 - триггер 44 узла 43фиксации соединений (фиг. 3). Переключение триггеров 44 в единичное состояние происходит только в момент прихода первого внутреннего тактирующего импульса (ТИ 1) с входа 36 блока 18 синхронизации (фиг. 2 и 13). Второй внутренний тактирующий импульс (ТИ 2) с выхода 39 блока 18 синхронизации переводит в единичное состояние триггеры 60 узлов 59 и 592 фиксации запросов (фиг. 6) и триггеры 64 узлов 631 и 632 занятости выходов (фиг. 7), что приводит к появлению логических 0 на входах 35 ь 352, 26 и 262 (фиг. 3). Перевод в единичное состояние триггеров 44 узлов 43, и 4322 фиксации соединений нельзя осущест. вить до сброса в нулевое состояние триггеров 60 узлов 591 и 592 фиксации запросов и триггеров 64 узлов 63 и 63 занятости выходов (фиг. 2 - 3). ТИ 2 стробирует сброс триггера 44, поступающий по цепи элементов И 48, ИЛИ 49 (фиг. 2). В данном случае на входах 24 ы и 24 н логический О, так как они подключены к выходам формирователей 68 логического нуля, на входе 24 логический 0, так как на входе элемента ИЛИ сигнал равен логическому 0, на входе 2422 логическая единица (фиг, 2 - 8). Следовательно, на йвход триггера 44 узла 43 поступает сигнал сброса. Но так как этот триггер находится в нулевом состоянии, на состояние матрицы 7 фиксации соединений сигнал сброса не оказывает влияния. В случае поступления запроса на соединение с одним выходом от нескольких входов 10 в строке Э 10 5 20 25 30 35 40 45 50 55 фматрицы 7 фиксации соединений, соответствующей данному выходу 11, в такте ТИ 1 переведены в единичное состояни триггеры 44 соответствующих входовО. В такте ТИ 2 триггеры, соответствующие входам с меньшим приоритетом, сброшены в нулевое состояние. Таким образом, в конце такта ТИ 2 в каждой строке матрицы 7 фиксации соединений в состоянии логической единицы находится не более одного триггера. Третий внутренний тактируюший импульс (ТИ 3) с выхода 42 блока 18 синхронизации используется для фиксации соединительного пути. Если соединитель 1 многокаскадной коммутационной системы (фиг. 14) расположен в последнем (при передаче адресной информации слева направо в крайнем правом) каскаде, то на вход 15 режима подается логическая 1. До прихода ТИ 3 должны быть скоммутированы адресные связи в матричном коммутаторе 9 адресов (фиг. 9). Применительно к данному случаю включены элементы 70 и, 70; 70 ць 7021 коммутации, где левый разряд индекса - номер входа, средний разряд индекса - номер выхода, правый разряд индекса -- номер разряда адреса. Соответственно логическая единица присутствует на выходах 3212 и 32, управления элементами 70 коммутации.Сигнал управления (фиг. 10) на включение элементов 70 коммутации поступает не раньше появления сигнала на входах 341 и 342 (фиг. 11) плюс задержка срабатывания элементов И 72, ИЛИ 74 и в общем случае элемента 75 согласования уровней. В свою очередь, сигналы на входах 34 и 342 узлов 59 и 59 фиксации запросов достоверны с момента появления ТИ 2 (вход 39) плюс задержки срабатывания элементов ИЛИ 62, И 61 и триггера 60 (фиг. 6). Если на входе 15 (фиг. 4) режима логическая 1 и соединитель 1 находится в режиме настройки (логическая 1 на выходе 38 блока 18 синхронизации), то по сигналу ТИ 3 сигнал подтверждения соединения с выходов 28, и 282 формирователей 50 и 50 поступает на выходы 111 и 112 ма; ричного коммутатора 9 адресов (на фиг. 14 кружочками условно показано соединение группы входов 10 и группы выхо. дои 11 для заданной программы соединении). Сигнал с выхода 28 блока 14 посылки подтверждения поступает на вход 29 блока 16 приема подтверждения, а с выхода 28 -- на вход 29. Блок 16 приема подтверждения стробируется ТИ 3. В единичное состояние взводятся триггеры 56 приемников 551 и 552 подтверждения блока 16 приема подтверждения (фиг. 4). Сигналы подтверждения по шинам 111 и 102, 11 л и 102 поступают на шины 11 предыдуц 1 его каскада коммутационной системы. После окончания настройки на вход 19 настройки подают логический ноль, что соответствует режиму передачи информации через2266.1;вляь цопяр н) солицецие абонентов 09 и 121, 115 и 118, 111 и 123, 113124.Лвоиццье номера пассивных абонентов цри заланной консригурации коммутационГой сс( .: 121 100, 18001 . 123 в 110, 124 - 1(срГ. 15). Прц перхол с режима (ерлаци информации Б режим настройки (на выходе 125 абонента 116 логицеский ноль переходит В логическую единицу) ВСЕ КОММ УТ:1 ПТЮ 1:СИЕ ЭЛЕМ.НТЫ ЭЛЕКТРОННЫХ10 соединителей 95106 выключаОтя. В первом такте внешнего тактового генератора 107 происхолп коммутация в первом каскад и абонсчты 109, 11, 13, 115 выставляОт ца своих выходах соответственно , Огицескис сигналы 1, , 1, О;. Во15 в)ором такте ца Выходах абонентов 109,1)1, 113, 115 О), 1, 1, 0. В тр- Г 1 м такте ця выходах абонентов 109, 111, ,;3,5, 0, 1, 1. В конце тре) ьего такта по внутреццему такту ТИ 3 произвол;пся фиксация соединительного пхти и при:1 рехол в режим певедаци иформации сбрасываются в пулевое состояние триггеры 44 (фцг. 2), ца вхол которых )1 поиИ 10 1 с)л 1 Вержлнпе ОрГяцпзс(иц СОЛИЦИТСЛЬЦОГО ПУТИ С ТРТЬЕГО КЯСКЯД(.25, (л) заданно" программы коммутации этотриггер электронноо соединителя 97, управляющий соедцците 1 нулевого Входа с единичным Выходом (на фиг. 15 элемент КО(МТЯЦЦИ СГ 10 ВНО ПОКЯЗЯН КВЯДРЯТОМ) .ТриГГэ электоннОГО соедините;я 00. упрявЗО ляописолицциемдиницного входа с елцци ным Быхолоз(, сброшен в нулевое состояцие олокя приор гетов (приорит.т нулевого мода выш). Таким образом, осуццствлеца пспярцал кО.,мутация абонентов (09, 121, 5 и 118, 11 и 123. Абонснты 113 и 124 и сОслцняются вслсдствис б,10 кирОВки Б коммутационной ссти (информационные связи ца фГ. 15) и окяз 2 ць 1, так кяк Оц) (на.ЛОГИЦЫ ЯЛРЦЫМ СВЯЗЯМ). соединитель 1. В момент изменения режима на выходе 41 блока 18 синхронизации вы рабатывается одиночный импульс (фиг. 13) который сбрасывает в нулевое состояние триг геры 44 узлов 43 фиксации соединений (фиг. 2), на которые не поступает боки рующий сигнал по входу 30. С выхода тех триггеров, сброс которых Б нулевос состоя ние блокирован (в данном примере тригге ры 44 узлов 431 и 431 фиксации соеди цений) сигналами с блока 6 приема под тверждения, сигнал логической единицы цо ступает ца входы блока 5 управления ка налами. В режиме передачи информации на выходе 38 блока 18 логическая единица (фиг. 2). Для заданной программы соеди пения логическая единица на выходах 6 и 6, (фиг. 12) и соответственно вклюцень элементы 77, 77(, 77(7 и 7 а(с 77 ги 771( коммутации (на фиг. 14 кружочка ми условно показано соединение в матриц ном коммутаторе 2 каналов группы входов 3 и группы выходов 4). При переходе с ре жима передачи информации в режим ця стройки (на вход 19 настройки соедини теля 1 вместо логического ноля подают логицескую единицу) на выходе 40 блока 18 синхронизации (фиг. 13) вырабатывается единичный импульс (фиг. 2), который сбра сывает в нулевое состояние триггеры 44 матрицы 7 фиксации соединений. На фиг. 15 ПРЕДСТЯВЛЕНЯ ТРЕХКЯСКЯДНЯЯ КбУТЯЦИОН ная система, имеющая восемь входов и во семь выходов, предназцаценная для пере даци информации сверху вниз. В качествс коммутаторов используются соединителив которых т=-2, и=2, г=2, д=8. Соели нители 95 - 98 образуют первый каскад, сое динители 99 - 102 - второй каскад, соедини тели 103 - 106 - третий каскад. Для так тирования коммутационной системы иполь зуется генератор 107 тактовых импульсов, с группы выходов 108 которого тактовые им пульсы поступают на группу тактовых зходов 20 (фиг. 1 - 13) каждого электронного соединителя 95 - 106 (фиг. 15), входящего Б систему. Активные абоненты 109-16 коммутационной системы (к примеру, микропроцессоры) связаны с пассивными або нентами 117- 124 (к примеру, с запоминающими устройствами). На фиг. 15 показан вариант управления Входах(. 9 (настройки электронных соедин(телей 95 в 106 от одного) абонента 116 по выходу 125. На вход 5 режима электронных соединителей (фиг. 1) 103 - 106, образуОщий третий (последний) каскад, постоянно подается по шине 126 логическая единица. НЯ вход 15 режима электронных соединителей 95 - 102 подается логический ноль (це показано. В кяцеств адресных Входов электр)нных соединителей в данном случае используются вертикальнь)е шиць(, а адресных выходов -- горизонтальные цины. Пусть приоритет Входа 0 выше приоритета входа . Пусть в коммутационной системе требуется осущестФГ)р,с.а изобриг)(и(С.ОСЛИЦЦГ-. МЦОГОКЯСКЯЛЦОй КО.",1 МХ ТяСЦОЦЦОИ СИС;ЕМЫ, Сс),Р);Ц(И 11 )12 1 РИЦ 1 И кйммтятор кя 1(ялОВ, Грмпця ицф)р)131 сцоц 1 ых вхо "ОВ и Гр.и 12 нфОрмясиОццых Быслов которого пвля 10 тся состВ ГствНИО Грц .13 МИ ИцфсэзЯЦИСП 1 НЫХ БХОЛОБ И БыкдОБ ссстрОЙства, мятрц 1(у с)иксасии соли 1 Нци размером и(,),и, группа из 1 Хп Б 1 хс)лов ко торой соединена с ,)"НОЙ Выколов д.(я е:ОЛКГЮ 1 ЦИЯ БЦЦЦГО КОМ 1 МТ)ТОРЯ Ц С БО- , с я м и б;1 0 к я л 1 р я Б л е ц и я к 2 ц . 1 а м и, Б ы х О, ы которого подлоцецы к управяопНм вхо- ;ЯМ Х ЯТРЦЦ НОГО К 01 М ГЯТОГ)2 К) Ця,1 ОБ, ОТ- .,и:.сОпсйс.: т)1, то, с 1,л)цо пав 1 П 1 ин быстролйсгв.(я, лостоврностц фуцк:сио иро с 5БЯНЦЯ И РЯС 1 ИРЕНИЯ С)МЦКЦЦОЦГЬЦЫХ БОЗ.МОЖНОСТ 1 З)1 СЦСТ О,СЦС)В 1 ХЦЦОГС) П 1 РЯ,.ЛЕЛЬОГО ПОИСКЯ И фИКСЯЦИЦ ПРОИЗВОЛЬНО;ИСЛЯ НЯНЯ,)СЦ В )НО ОКясКя СБОИ) 25б,а) мутационной системе, в устройство введены матричный коммутатор адресов, группы адресных входов и выходов которого явля.отся соответственно группами адресных входов и выходов устройства, блок управления адресами, блок дешифрации адресов, блок посылки подтверждения, вход режима которого является входом режима устройства, блок приема подтвержления, блок приоритета, блок синхронизации, в котором вход настройки и группа тактовых входов являются соответственно входом настройки и группой тактовых входов устройства, блок занятости выходов, блок фиксации запросов, группа из т информационных входов которого соединена с второй группой из т информационных выходов матрицы фиксации соединений, первая группа из и информационных входов которой соединена с группой информацинных выходов блока приоритета, группа из п информационных вхолов которого соединена с группой из гг информационных входов блока занятости выходов и с третьей группой из и выходов матрицы фиксации соединений, вторая группа из и информационных входов которой соединена с первой группой из и информационных выходов блока занятости выходов, вторая группа из и информационных выходов которого соединена с группой из и информационных входов блока посылки подтверждения, группа из и информационных выходов которого соединена с группой из и информационных выходов матричного коммутатора адресов, группа из т информационных входов которого соединена с группой из т информационных входов блока приема подтверждения, группа из т информационных выходов которого соединена с третьей группой из т информационных входов матрицы фиксации соединений, четвертая группа из т информационных входов которой соединена с группой из т информационных выходов блока дешифрации адресов, группа из т информационных входов которого соединена с группой из т информационных входов матричного коммутатора адресов, группа из гггХл входов управления которого соединена с группой из 5тХгг выходов блока управления, адресами, первая группа из тХп информационных входов которого соединена с первой группой из тХгг информационных выходов матрицы фиксации соединений, а вторая группа гО из т информационных входов блока управления адресами соединена с первой группой из т выходов блока фиксации запросов, вторая группа из т выходов которого соединена с пятой группой из т информационных входов матрицы фиксации соединений, первый вход управления которой соединен с первым выходом блока синхронизации, второй выход которого связан с вторым входом управления матрицы фиксации соединений, первым входом управления блока посылки подтверждения, первым входом управления блока приема подтверждения, первым входом управления блока управления адресами, второй вход управления которого соединен с входом управления блока управления каналами и с третьим вы ходом блока синхронизации, четвертый выхол которого соединен с первым входом управления блока занятости выходов, третьим входом управления матрицы фиксации соединений, первым входом управления блока фиксации запросов, второй вход управления ко- ЗО торого соединен с вторым входом управления блока приема подтверждения, вторым входом управления блока занятости выходов, пятым выходом блока синхронизации и четвертым входом управления матрицы фиксации соединений, пятый вход управления которой соединен с шестым выходом блока синхронизации, седьмой выход которого соединен с третьим входом управления блока приема подтверждения и с вторым входом управления блока посылки подтверждения.