Устройство для управления параллельным выполнением команд в электронной вычислительной машине

(19) (11) 3(51) С 06 Р 9 36 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1, Патент США Р 3725376,кл, 340-1725, опублик, 1973,2, Авторское свидетельство СССРР 556440, кл. С 06 Т 9/20, 1976(54)(57) 1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯПАРАЛЛЕЛЬНЫМ ВЫПОЛНЕНИЕМ КОМАНД ВЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАМИНЕ,содержащее регистр операций, шифратор кода режима, блок адресации,блок буферной памяти, стек дешифрированных адресов, блок указателей стека дешифрированных адресов, стек свободных адресов, блок указателей стека свободных адресов, формирователькода операций, формиронатель синхрониэирующих сигналов, коммутатор адресов, блок буферной памяти команд,блок восстановления и распределительтактовых импульсов, первый вход и выход которого подключены соответственно к первому управляющему входу устройства и к первому входу блокавосстановления, группа входов шифратора кода режима соединена с первымвыходом блока восстановления, с управляющими выходами блока буфернойпамяти команд, блока указателей стека дешифрированных адресов, блокауказателейстека свободных адресон,первый выход шифратора кода режимасоединен с управляющими входами регистра операций, стека дешифрированных адресов, первым управляющим выходом устройства, с первым входом блока указателей стека дешифрированных адресов и с первым входом блока укаэателеЯ стека свободных адресов, выход формирователя синхрониэирующих сигналов соединен с управляющими входами формирователя кода операциЯ, коммутатора адресов, с вторым входом блока указателей стека свободных адресов и с вторым нходом блока указателей стека дешифрированных адресов, адресный вход стека дешифрированных адресов подключен к выходу коммутатора адресов и к первым входам блока адресации и блока буферной памяти команд, ныход стека дешифрированных адресов подключен к первому входу коммутатора адресов, второй вход которого соединен с выходом стека свободных адресов, первый и второй адресные входы которого соединены соответственно с первым и вторым выходами блока указателей стека свободных адресон, третий вход которого подключен к второму выходу блока восстановления, нторой вход которого соединен с вторым управляющим входом устроЯства, информационный нход блока буферной памяти ппцключен к первому информационному входу устройстна и к первому информационному выходу устройства, вмход блока буферной памяти подключен к второму информационному выходу устройстна, выход блока адресации соединен с первым адресным ныходом устройства и с адресным входом блока буферной памяти, второй вход блока адресации соединен с третьим управляющим входом устройства, третий вход блока адресации и информацион- ныЯ вход стека свободных адресов подключены к второму информационному входу устройства, четвертый вход блока адресации и второй управляющий выход устройства подключены к информационному выходу блока, буферной памяти команд, второй вход которого соецинен с ныходом формирователя кода операций, управляющий вход является четвертым управляющим входом устрой 1078429Формирование команд подкачки про 1 клжается до тех пор, пока количество адр сов в стек" 5 не будет соответствовать количеству требуемых дляочередной команды операндов. Вырабатывается сигнал о прекращении подкачки, поступающей на. вход распределителя 31. По окончании режима подкачки производится обра.тный обмен содержимого счетчиков 34 и 35, причем зна -чение счетчика 35 нижней границы будет новым по сравнению с его значе -вием до начала подкачки, Распределитель 31 переключается на выработку тактовых сигналов по временнойдиаграмме очередной команды, 15Режим откачки устанавливаетсяаналогично режиму подкачки, Отличиев том, что при отсутствии свободныхадресов в стеке 7 и соответствующемсигнале иэ узла 39 сравнения в бло- Оке 8 указателей стека свободныхадресов режим откачки устанавливается лишь после того, как произойдетвыполнение всех предыдуших команд,Сообщение об этом происходит с вхо -да 17 устройства в блок 10 восстановления, откуда поступает в шифратор 32,Это обусловлено тем, что послевыполнения команды могут освободить- ЗОся ячейки блока 12, использованныев качестве операндов, и их адресамогут быть записаны в стек 7 свободных адресов с входа 18 устройства,Пока стек 7 густ и не выполненывсе предыдущие команды, в устройстве поддерживается состояние ожидания, останавливая выработку тактовыхсигналоэ в распределителе 31 и вы -давая блокировку на выход, Послезаписи адреса в стек 7 с входа 18 4 Оустройства шифратор 32 выдает разрешение на обработку очередной коман-ды, э противном случае устанаэлиэается режим откачки.Другим отличием режима откачки 45является то, что адрес ячейки блока ; 2 выдается из стека 5 через комму-.атор 9 в блок 4 буферной памяти:оманд,. в сформированной командеоткачки содержится адрес ячейки блока 1, содержимое которой необходимоотослать в блок оперативной памяти,так как на этот адрес указывает счетчик 35 нижней границы в слоке б указателей стека дешифрированных адресов,Полностью заполненные блок 4 буФерной памяти команд и блок 1 С буфер - ной памяти подготовительных команд Формируют блокировочные сигналы, бО В результате при полной загрузке блока 4 блокируется Формирование команд в блок 4, а при полной загрузке блока 10 - формирование команд в блоки 4 и 16 до тех пор, пока соот- б 5 ветс твующие блоки памяти не смогутпринять очередную команду.Формирователь 3 кода операцийобеспечивает формирование кодов операций подкачки и откачки, а такжетрансляцию кода операции с входана выход,Выбор режима работы формирователя 3 кода операций определяется сигналами, поступающими на его управляющий вход,Работа блока 10 восстановленияопределяется сигналами Освобождение ячейки и Выполнение команды, поступающими с входа 17 устройства (из специализированных устройств) на вход блока, При поступлении со всех специализированныхустройств сигнала Выполнение команды на выходе элемента И 42 формируется сигнал о выполнении предыдущих команд, который передается вшифратор 32 для органиэации режимаоткачки в случае отсутствия свободных номеров в стеке 7 свободныхадресов.По сигналу фОсвобождение ячейки, поступающему с входа 17 устройства на вход триггера 43, онустанавливается в единичное состояние, При установке триггера 43 вединичное состояние синхроимпульсом,поступающим с входа блока на управляющий вход триггера 44, информационный вход которого соединен с единичным выходом триггера 43, триггер 44 устанавливается в единичноесостояние, При этом открываетсяэлемент И 45, на вход которого поступают синхроимпульсы и на выходеблока появляются сигналы управлениязаписью э стек 7 свободных адресовномера освобождаемой ячейки черезблок 8 указателей свободных адресов, После выдачи сигналов блок приходит в исходное состояниЕ следующим образом: сначала с выхода элемента И 45 устанавливается в нулевоесостояние триггер 43, затем синхроимпульсом - триггер 44.Влок 11 адресации работает следующим образом,При поступлении адреса освобожденной ячейки с входа 18 устройства через дешифратор 46 осуществляется установка в нулевое состояние соответствующего индикатора занятости (раэ - ряда) в регистре 48. При обращении очередной команды по записи результата выполнения команды или при записи исполнительного адреса операнда при Формировании команды вызова операнда номер назначенной ячейки блока 12 буферной памяти соответственно поступает с эхо. да 20 устройства на вход коммутато10 ра 50, а с выхода коммутатора 9 - надругой вход коммутатора 50,С выхода коммутатора 50 номерячейки с признаком результата (опе -ранда) передается на выход 27 устройства и на вход дешифратора 47,через который соответствующий индикатор занятости ячейки в регистре 48устанавливается в единичное состояние.При выдаче команд из блоков 4и 16 буферной памяти производитсяобращение по считыванию в блок 12буферной памяти, при этом адреса ячеек поступают соответственно с выхода блока 4 на вход коммутатора 51 15и с выхода блока 16 на вход коммутатора 51. С выхода коммутатора 51 номер ячейки передается на выход 27устройства и на управляющий входкоммутатора 49 (индикаторов занятос- Я 0ти ячеек), представляющего собойкоммутатор К входов - один выход(где К - число ячеек блока 12 буферной памяти) и подключенного к выходу регистра 48. Сигнал с выхода коммутатора 49 передается на выход 27устройства, сигнализируя о заполненности ячейки (готовности операнда),к которой произведено обращение посчитыванию,Режим работы распределителя 31определяется сигналами Выполнениекоманды, Блокировка выполнениякоманды, Подкачка и Откач 1ка, поступающими с выхода шифратора 32 на его управляющий вход,По сигналу Выполнение команды,поступающему на вход триггера 52,он устанавливается в единичное состояние, при этом с входа 23 устройства через элемент И 53, управляеьый с единичного плеча этого триггера, на счетный вход счетчика 55начинают поступать тактовые импульсы, а через элемент И 54 на управляющий вход дешифратора 56 вырабатывается сигнал, по которому осуществляется дешифрация кода, поступающего на информационный вход дешифратора 56 со счетчика 55.50Последовательность вырабатываемыхсигналов зависит от типа выполняемойкоманды (команда вызова операнда,команда записи или команда арифметическая). Изменение последовательности вырабатываемых сигналов осуществляется с помощью элемента И 57, напервые входы которого поступают сигналы с дешифратора 56, на вторые входы поступают сигналы о типе выполняемой команды с выхода регистра операций, а выходы подключены к второмувходу триггера 52 (вход установкив нуль) и выходу блока, Сигнал с выхада элемента И 57 сигнализирует оконце выполнения команды, а также 65 устанавливает триггер 52 в нулевоесостояние, прекращая тем самым выработку последовательности сигналовСигнал фБлокировка выполнениякоманды, поступающий на первые входы элементов И 53 и 54, блокируетФормирование сигналов на управляющийвход дешифратора 56 и счетный вход.счетчика 55 и, следовательно, выработка последовательности сигналовпрекращается,Сигнал 1 Подкачка (Откачка)поступает на управляющий вход дешиФратора 62 (63), а через элемент ИЛИ 58 на вход триггера 59,устанавливая его в единичное состояние, При установке триггера 59 в единичное состояние через элемент И 60,управляемый с единичного плеча этоготриггера, на счетный вход счетчика 61 с входа 23 устройства начинаютпоступать тактовые сигналы. Цешифрация кода счетчика 61 осуществляетсяс помощью дешифратора 62 (63) . Вырабатываемая последовательность сигналов с восхода дешифратора 62 (63) поступает на выхоц блока, при этом последний сигнал последовательностисигнализирует о конце выполнения команды Подкачка (Откачка) иустанавливает триггер 59 в нулевоесостояние.Работа формирователя 33 определяется управляющими сигналами с регистра операций, определяющими тип выполняемой команды (команда записи, команда вызова операнда или арифметическая команда) и поступающими на егоуправляющий вход, а также последовательностью сигналов, поступающих наего тактовый вход с распределителя 31. Управляющие сигналы с тактового входа формирователя поступают на входы групп элементов И 64, 65, 67, 68, 70 и 71. Последовательность сигналов с управляющего входа в зависимости от режима работы устройства (режим выполнения команды или режим фПо1 11Подкачка - Откачка) поступает соответственно на входы элементов И 64, 65, 67, 68, 70 и 71 или на входы элементов ИЛИ 66 69 и 72и1 Пр совпадении сигналов на входах любого из элементов И 64, 65, 67, 68, 70 и 71 на их выходах появляется сигнал, который через элемент ИЛИ 66 илй через элемент ИЛИ 69 (72), либо через триггер 73 выдается (снимается) на выход формирователя, С помощью группы элементов И 64 65 и элементов ИЛИ 66 формируются импульсные сигналы (т,е, сигналы, длительность которых равна длительности такта 1, С помощью группы элементов И 6768, 7071, элементов ИЛИ 69 и 72 и триггера 7325 40Загруженность устройства определяется отношением времени ныполнения команд н устройстве ко времени работы устройства,При работе с общим буфером команд н случае, когда идет загрузкаодного устройства и командами одной группы, другое устройство простаивает, и наоборот, при этом время ныполне ния П команд н устройстве состанляет 2 П тактов, время ожидания загрузки - 2(П) тактон. формируются сигналы, длительностькоторых больше длительности такта.Технико-экономическая эффектинность при использовании устройстваполучается за счет повышения производительности ЭВИ, н состав которойпредлагаемое устройство входит.Повышение производительности ЭВМдостигается путем более эффективнойзагрузки устройства ЭВМ, осуществляющих вызов операндов из памяти и ныполнение арифметических и логических операций,Количественную оценку роста проиэнодительности ЭВМ можно произнести путем сравнения среднего значения загруженности исполнительныхустройств, управляемых через общийбуфер команд и через индивидуальныебуферы команд с оптимизацией порядка вызова операндов. 20При выЧислении среднего значениязагруженности устройств необходимоучесть нероятность появления группиэ )1 элементов при записи арифметических выражений н бесскобочнойпольской записи для вычислительныхзадач и долю вычислительных задачот общего объема задач,При определении загруженностиисполнительных устройств полагаем;операции запись команды н буфер команд и считывание команды из буферакоманд совмещены н устройство и ныполняются за один такт; время выполнения операций н исполнительных устройстнах (устройстве вызова операндов и арифметическом устройстне) одинаково и равно двум тактам; выполнение команд н устройстве не сонмещеноСледовательно, загруженность н этом случае определится соотношением2 ПТР2 ПТ+2 Т (П -1) 2 1-1где Р - загруженность устройства;Ь - количество элементов н группе при записи арифметического выражения н бесскобочнойпольской записи;Т - длительность такта устройстна,Загруженность устройств при управлении их работой через индинидуальные буфера команд с учетом оптимизации порядка вызова операндон понышается и практически равна единице.нализ программ показал, что нероятность появления групп н вычислительных задачах следующая: 0,15для групп из двух элементон;0,13 - для групп из трех элементов;0,04 - для групп из четырех элементов; 0,005 - для групп из пяти иболее элементов,Среднее значение загруженностидля исполнительных устройств, управляемых через общий буфер командпри выполнении вычислительной задачи с учетом вероятности появлениягрупп, определится формулой4Р =К Рср й и 7где Р - значение загруженности устройстн для П элементов игруппе;5 ив вероятность появления группы иэ п элементов,Изменяя и от единицы до четырех,получим Р = 0,8757.Таким образом, при решении нычислительных задач производительностьЭВМ повышается на 12,5.Учитывая, что вычислительныезадачи составляют примерно 60 отвсего объема задач, понышение произнодительности ЭВИ (беэ учета понышения производительности при ныполнении управляющих программ) равно12,5 х 0,6:7,5,Таким образом, эа счет введениябуфера команд для ныэона операндони оптимизации порядка считыванияоперандов производительность ЭВМ повышается на 7,5,ИИПК. 3 акая 9 б 5/4 3Раж 6 99 Подпи сноеФилиал ППП Патент",г.Ужгород,ул.Проектная,4ства, вход регистра операций является тРетьим информационным входом устройства, выход регистра операций соединен с информационным входом формирователя кода операций, с управляющими входами формирователя синхрониэирующих сигналов, шифратора кода режима и с вторым входом распределителя тактовых импульсов, третий вход которого соединен с вторым выходом шифратора кода режима, выход распределителя тактовых импульсов подключен к тактовым входам шифратора кода режима и Формирователя синхронизирующих сигналов, причем формирователь синхрониэирующих сигналов содержит триггеры, элемен - ты ИЛИ и группы элементов И, первые Входы которых подключены к тактовому входу формирователя синхронизирующих сигналов, вторые входы соединены с управляющим входом Формирователя синхрониэирующих сигналов, первый вход каждого элемента ИЛИ соединен с управляющим входом формирователя синхронизирующих сигналов, входы, начиная с Второго, соединены с выходами элементов И соответствующей группы, выходы каждого предыдущего и последующего элементов ИЛИ, кроме первого, соединены соответственно с первым и вторым Входами соответствующего триггера, выходы триггеров и первого элемента ИЛИ соединены с выходом формирова.1.еля синхрониэирующих сигналов О т л и ч а ю щ е е с я тем, что, с целью повышения производительности, в него введены блок буферной памяти подготовительных команд, сток ссылок, -.егистр ссылок и коммутатор указателей стека дешифрированных адресов, первый вход и выход которого подклю.ены соответственно к информационному выходу блока указателей стека дешифрированных адресов и к адресному Входу стека дешифрированных :"Дре ОВ,. информационный выход блока,к.:за"лей стека дешифрированных адресов сединен с пеРВым ВхОдОм Ров : ис. Ра ссылок, выход коммутатора укаэате.той стека дешифрированных адресов подкл Вчон к адресному Входу стека ссылок первые ВхОд и Выход кйтО - рого соединены соответственно с перВым Выходом ВТОрым Входом регистра ссылок, зторой выход которого подключен к Второму входу коммутатора указателей стека дешифрированных адресов, управляющий вход которого соединен с Выходом Формирователя синхрониэирующих сигналов, с управляющим входом регистра ссылок и с вторым входом стека ссылок, второй Выход которого, тр-. гий выход регистра ссылок и управляющий выход блокабуФерной памяти подготовительныхкоманд соединены с группой входовшифратора кода режима, первый и второй входы блока буферной памятиподготовительных команд соединенысоответственно с выходом формирователя кода операций и с выходом коммутатора адресов, третий выход подключен к пятому входу блока адресации и к второму адресному выходуустройства, а управляющий вход является пятым управляющим входом устройства,2, Устройство по П. 1, о т л ич а ю щ е е с я тем, что формирователь кода операций содержит шифратори коммутатор, первый вход которогоявляется информационным входом формирователя, второй вход коммутатораи вход шифратора соединены с управляющим входом формирователя, выходшифратора подключен к третьему входукоммутатора, выход которого являетсявыходом формирователя,3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок восстановления содержит два триггера и дваэлемента И, входы первого элемента И и первый вход первого триггерасоединены с вторым входом блока,выход первого элемента И являетсяпервым выходом блока, первый выходпервого триггера соединен с первымВходом второго триггера, выход которого соединен с первым входом второго элемента И и с вторым выходомблока, вторые входы Второго триггера и Второго элемента И соединеныс первым входом блока, выход второго элемента И подключен к второмувыходу блока и второму входу первого триггера, третий вход которогосоединен с его вторым выходом. 4, Устройство по п, 1, о т л и ч а ю щ е е с я тем, что блок адресации содержит регистр, два дешифратора и три коммутатора, входы первого иэ которых являются соответственно первым и вторым входами блока, входы второго коммутатора являются соответственно четвертым и пятым входами блока, выход первого коммутатора подключен к выходу блока и через первый дешифратор к первому Входу регистра, второй вход регистра соединен с выходом второго дешифратора, вход которого является третьим входом блока, выход регистра подключен к первому входу третьего коммутатора, второй вход которого соединен с выходом второго коммутатора, выходы второго и третьего коммутаторов соединены с выходом блока.Изобретение относится к вычислительной технике и может быть использовано в электронных вычислительныхмашинах (ЭВМ) с внутренним языкомвысокого уровня,Известно устройство, которое управляет связью между блоками оперативной памяти и арифметическим блоком, осуществляемой через два быстродействующих регистра блока буферной памяти, являющихся верхнимиячейками стека, содержащее регистропераций, блок управления, блок адресации и блок буферной памяти, информационный вход и выход которогосоединены соответственно с информационным входом и первым информационным выходом устройства, адресныйвход - с выходом блока адресации,вход и выход регистра операций соединены соответственно с первым входом р 0устройства и с первым управляющимвходом блока управления, второй управляющий вход которого соединен спервым управляющим входом устройства.Устройство входит в состав высокопроизводительной вычислительноймашины со стековой системой команд,обеспечивающей уменьшение длиныпрограмм и упрощение программирования по сравнению с адресной системойкоманд 1 .Эффективность ЭВМ с поточной обработкой команд в большей мере зависит от распределения быстродействующих регистров, используемых длябыстрого доступа к промежуточнымрезультатам, так как планированиепараллельного выполнения независимыхкоманд происходит за счет резервирования различных быстродействующихрегистров для операндов, вызываемых 0из блока оперативной памяти, а также под результаты параллельно выполняемых команд. 10 В известном устройстве только 45 два быстродействующих регистра блока буферной памяти, являющихся верхними ячейками стека, связаны с арифметическим блоком. Поэтому известное устройство не в состоянии обеспечить параллельную обработку нескольких команд и, следовательно, не позволяет организовать параллельное выполнение команд по принципу поточной линии.55наиболее близким к изобретению по технической сущности является устройство, содержащее регистр операций, блок адресации, блок буферной памяти, стек дешифрованных адре сов, блок указателей стека дешифрованных адресов, стек свободных адресов, блок указателей стека свободных адресов, формирователь кода операции, коммутатор адресов, буферную 65 память команд, блок восстановленияи блок управления,В устройстве производится динамическое отображение стекового формата команды во внутренний адресныйформат команды непосредственно передвыполнением команды, при этом всяработа по поддержанию стековой дисциплины использования ячеек буферной памяти производится не над сами.ми ячейками, а над их адресами.Вся буферная память рассматриваетсякак ресурс ячеек, назначаемых в стековую память под результаты очередных команд и возвращаемых обратнопосле использования в качестве операндов в последующих командах, Использование под результат операциитолько свободной ячейки буфернойпамяти позволяет синхронизироватьлогически связанные команды, когдарезультат одной используется в последующей как операнд,Применение этого устройства встековой ЭВМ дает воэможность организовать обработку информации попринципу поточной линии 21,Иедостатками описанного устройства, не позволяющими полностью совместить в стековой ЭВМ выборку операндов с обработкой операндов в арифметико-логических исполнительныхблоках, являются последовательныйхарактер загрузки команд в исполнительные блоки в результате применения общего буфера для всех команди несоответствие очередности выполнения сформированных устройствомкоманд вызова операндов иэ оперативной памяти последовательности обработхи операндов.Последовательность команд стековой ЭВМ представляет собой строкубесскобочной польской записи, заданную в машинной форме. Одной из особенностей выражения, представленного в польской записи, являетсявоэможность образования групп изболее чем двух операндов и знаковопераций, Иапример, выражениея =а+ Ьс+ х(к+ив польской записи имеет видхаЪ дквп В машинную Форму эти группы трансформируются в виде последовательностей соответственно команд вызова операндов из блока оперативной памяти и безадресных арифметических команд, поступающих на вход блока управления, В результате соответствия последовательностей команд на входе и выходе известного устройства команды одного вида, соответствующие группам в польской записи, поступают к исполнительным устройствам ЭВМ, Таким образом, группирование операндов при задании.арифметического выра(ения в бесскобочной форме мо)(ет приводить к неравной загрузке исполнительных устройств стеконой ЭВИ. При этом еслипоявляется очередь команд (одна команда и более) к одному из устройств,например устройству вызова операндов а другие, например арифметические устройства, недогружены, то наличие общей очереди н буферной памяти команд препятствует поступлению )Оследующих команд н эти устройства,что приводит к увеличению времениих простоя,Кроме тогоочередность выборкиоперандов из блока оперативной памяти, установленная известным устройством, не соответствует порядку ихзагрузки в арифметические устройства. Например, для представленноговыполнения вырахения н польской записиО Ъ С д КП)+ +порядок выборки операндов изоперативной памяти прямо противоположен порядку выполнения арифметических действий над этими операндами,Если последовательность выдачикоманд н исполнительные блоки стековой ЭВМ будет организована блокомуправления таким образом чтобы пл"рядок выполнения команд вызова операндов соответствлнал последовательности обработки операндов н арифметических блоках то загруженностьэтих устройств будет более равномерной, а эффективность их исплльзонэния наибольшей При этом повышаетсяпрлизнодительность работы вычислительной системы в целом.Цель изобретения - повышение прои )зодительности. Поставленная цель достигается тем ,то в устройство, содержащее регис" операций, шифратор кода режима, б.-ок адресации, блок буферной памят.; т:к дешифриронанных адресов. (. ", у.(1. в .:ателей стека дешифриронан=д "е сон, стек свободных адресов, бт:о( указателей стека снОбДных адресов) Форннронатель кода операций Флрмирова (е яь синхронизирующих сиг - налов, коммутатор адресов) блок буФерной памяти команд, блок носстанОвления и распределитель тактОвых импульсов первый вход и выход которого подкпсчны соотнетстненно к первому управляющему входу устройства и к первому входу блока восстановлиняя, группа Вхлцлн шифратОра кОда режима соединена .- первым выходом 60 блока нсста)овлеБНЯ) с упраВлЯющими выхопами блока буферной памяти команд, бпо;а указа 1 епей -,тека дешифриова;,нь( а(ГГ л:биГ)ка у д Р" пей ст(, а ( но)лдн)чх адбесо пер вый выход )яифратора кода режимасоецинен с управляющими входами регистра операций, стека дешифрированных адресов, первым управляющимвыходом устройства, с первым входомблока указателей стека дешифрированных адресов и с первым входом блокауказателей стека свободных адресов,выход Формирователя синхронизирующихсигналов соединен с управляющимивходами формирователя кода операций,коммутатора адресов, с вторым входомблока указателей стека свободныхадресов и с вторым входом блока указателей стека дешифрированных адресов, адресный вход стека дешифрированных адресов подключен к выходукоммутатора адресов и к первым входам блока адресации и блока буфернойпамяти команд, выход стека дешифрированных адресов подключен к первому входу коммутатора адресов, второйвход которого соединен с выходом стека снободных адресов, первый и второй адресные входы которого соединены соответственно с перным и вторым выходами блока указателей стекасвободных адресов, третий вход которого подключен к второму выходублока восстановления, второй входкоторого соединен с вторым управляющим входом устройства, информацион)ый вход блока буферной памяти подключен к первому информационному входу устройства и к первому информационному выходу устройства, выходблока буферной памяти подключен квторому информационному выходу устройства, выход блока адресации соединен с первым адресным выходомустройства и с адресным входом блокаа буферной памяти, второй вход блока адресации слединнн с третьимуправляющим нходом устройства, третий вход блока адресации и информационный вход стека свободных адресов подключены к второму информационному входу устройства, четвертыйвход блока адресации и второй управляющий выход устройства подключены к информационному выходу блока буферной памяти команд, второй входкоторого соединен с выходом формирователя кода операций, управляющийвход является четвертым управляющимвходом устройства, вход регистра операций является третьим информационным входом устройства, ныход регистра операций соединен с информационным входом ФормироваРеля кода операций, с управляющими входами формирователя синхронизирующих сигналов,шифратора кода режима и с вторымвходом распределителя тактовых импульсов, третий вход которого соединен с вторым выходом шифратора кодарежима, выход распределителя тактовых импульсов подключен к тактовымвходам шифратора кода режима и Формирователя синхронизирующих сигна -лов, причем формирователь синхрлнизирующих сигналов содержит триггеры, элементы ИЛИ и группы элемен -тов Й, первые входи которых подключены к тактовому входу формирователясинхронизирующих сигналон, вторыевходы соединены с управляющим входомформирователя синхронизирующих сигналов, первый нход каждого элемента ИЛИ соединен с управляющим входомформирователя синхрлнизирующих сигналов, входы, начиная с нторого, соединены с выходами элементов И соответствующей группы, выходы каждого предыдущего и последующего элементон ИЛИ, кроме первого, соединенысоответственно с первым и вторымвходами соответствующего триггера,выходы триггерон и первого элемен- Щта ИЛИ соединены с выходом Формирователя синхронизирующих сигналов,введены блок буферной памяти подготовительных команд, стек ссылок, регистр ссылок и коммутатор указателей 25стека дешифрированных адресов, первый вход и выход которого подключены соответственно к информационномуныходу блока указателей стека дешиФрированных адресов и к адресному Зрвходу стека дешифрированных адресон,информационный выход блока указателей стека дешифрированных адресовсоединен с первым входом регистрассылок, выход. коммутатора указателейстека дешифрированных адресов подклю 35чен к адресному входу стека ссылок,первые нход и выход которого соединены соответственно с первым выходоми вторым входом регистра ссылок,выход которого подключенк 4 Овторому входу коммутатора указателей стека дешифрирлванных адресов,управляющий вход которого соединенс выходом формирова ".еля синхронизирующих сигналов, с управляющим нходом регистра ссылок и с втлрым входом стека ссылок, второй выход ко -торого, третий выход регистра ссылок и управляющий выход блока буФерной памяти подготовительных команд соединены с группой входовшифратора кода режима, первый ивторой входы блока буферной памятиподготовительных команд соединенысоответственно с выходом формирователя кода операций и с выходом коммутатора адресов, третий выход подключен к пятому входу блока адресации и к второму адресному выходуу тройства, а управляющий вход является пятым управляющим входом устройства,Формирователь кода операций в устройстве содержит шифратор и коммутатор, первый вход которого явля ется информационным входом формирователя, второй вход коммутатора ивход шифратора, соединены с управляющим нхлдлм формирователя, выходшифратора подключен к третьему входу клммутат; ра, выход котооого явля-ется выходом Формирователя.Блок восстановления содержит днатриггеоа и дна элемента И, входыпервого элемента И и первый вход первого триггера соединены с вторымвходом блока, выход первого элемента И является первым выходом блока,первый выход первого триггера соединен с первым входом второго триггера,ныход которого соединен с первым входом второго элемента И и с вторымвыходом блока, вторые входы второготриггера и второго элемента И соединены с первым нхлдом блока, выходнтлрого элемента И подключен к второму ныходу блока и к второму входупервого триггера, третий вход которого соединен с его втооым выходом,Блок адресации в устройстве содержит регистр, два дешифоатора и трикоммутатора, входы первого из котооых являются соотнетственно первыми вторым нходами блока, входы второго коммутатооа являются соответственно четвертым и пятым входами блока,выход первого коммутатора подключенк выходу блока и через первый дешифратор к первому входу регистра,второй нход регистра соединен с выходом второго дешифратора, вход которого является третьим входом блока,выход регистра подключен к первомувходу третьего коммутатора, второйвход котооого соединен с выходомвторого коммутатора, выходы втооогои третьего коммутаторов соединеныс выходом блока,Иа Фиг, 1 представлена схема устройства; на фиг. 2 - схема формирователя кода операций; на фиг. 3схема блока восстановления; нафиг, 4 - схема блока адресации; нафиг, 5 - схема распределителя тактовых сигналов; на фиг. б - схема формирователя синхронизирующих сигналов.Устройство содержит регистр 1операций, блок 2 управления, формирователь 3 кода операций, блок 4 буферной памяти команд, стек 5 дешифрированных адресов, блок Г указателей стека дешифрированных адресов,стек 7 свободных адресов, блок 8 указателей стека свободных адресов,коммутатор 9 адресов, блок 10 восстановления, блок 11 адресации,блок 12 буферной памяти, стек 13 ссылок, регистр 14 ссылок, коммутатор 15 указателей стека дешифрированных адресов, блок 1 Г буфернойпамяти подготовительных команд, входы 17-24, выходы 25-30, распределитель 31 тактовых импульсов, шифра 1078429тор 32 кода режима, флрмирлна.тель 3синхронизирующих сс.гналов, счетчик 34 верхней границы счетчик 35нижней границы, узел 36 сравнения,счетчик 37 верхней границы, счетчик 38 нижней границы,. Узел 39сравнения, шифратор 40, коммутатор 41, элементы И 42,. триггеры 43и 44, элемент И 45, дешифраторы 46 и 47,. регистр 48, коммутаторы 49 - 51, триггер 52, элементы И 53 и 54, счетчик 55, дешифратор 56, элемент И 57, элемент ИЛИ 5триггер 59, элемент И 60, счетчик 6дешифраторы 62 и 63 с группу элементов И 6465 элемент ИЛИ 66,группу элементов И 6768, эле -мент ИЛИ 69, группу элементов И 7071, элемент ИЛИ 72,группу триггерлн 73.Устройство работает следующимобразом.Исполнительные адреса операндов,операнды и промежуточные результатывычислений хранятся в блоке 12 буфеной памяти, Блок 12 буферной памятвыполнен на бь;стродейстнующих ре -гистрах и янляется вершиной стека,расположенного в блоке оперативнойпамяти. При переполнении блока 12буферной памяти вы,олняется откачкачасти его слде 1 эжимс)го В прлдлл)ке)-.иестека, расположеннсго в блоке оперативной памяти а при опустошенииподкачка обратно из блока оперативнлй памяти н блок 12.Обращения в блок 12 буферноймяти производя:с я с выхода блока 11адресации на вхд которого обраще"ния по считыванию операндов из вершины стека для выпллнения команд поступают с нь хода блока 4 буфернойпамяти команд, с выхода блока 16в :УФерной памяти подготовительных ксканд и с входа 20 устройства,. С вхс;да 20 устройства поступаю= ажечерез блок 11 адресации обращенияпо записи результа:ов команд с входа 21 у;трлйства в блок 12 Обрасссение в блок 12 буферной амя.и содерни. адрес ячейки в блоке 2 и гризнак заис)и или считывания,р и 30 3 Б блоке 11 адресации индикатор заполненности, слответстн лвщий ячейке, к которой производится обращение, устанавливается в одно из Лв:. сос 55 тояний, например единичное., при обращении в блок 12 по записи когда в ячейку записынается результат команды, Индикатор заполненности ячейки переводится н нулевое состояние после выполнения команды,. н которой она использовала(.: н качестве операнда, адреса освободившихся ячеек поступают с входа )8 устройства на Входы стека 7 -нсасболных адресов и блока 1) адрес" аци:.;, с 5 Ноя буферная память рассматривается как ресурс ячеек, назначаемых н к;саиды. (с характеру использонания в командах ячейки блока 12 буфернлй памяти могут находиться в трех состояниях; свободные (незанятые) ячейки; ячейки стека-списка операндов; ячейки операндов сформированных арифметических команд и команд записи,В соответствии с принимаемыми состояниями ячейки блска 12 буфернойпамяти используют три динамическименяющиеся по размерам группы,При появлении на входе устройствакоманды вызова операнда исполнительный адрес операнда заносится в свободную ячейку буферной памяти, аномер этой ячейки переходит из списка свободных ячеек н стек в спислперангов,При формиронании арифметическойкоманды, использующей ячейку в качестве операнда, номер этой ячейкиисключается из стека-списка операндов, а для результата команды назначается новая свободная ячейка, которая при этом заносится н стек.Когда исполнительный блок, получивший команду, выбирает из ячейкиоперанд, ее номер снова попадает всписок свободных ячеек,Иазначение для результатов командтолько свободнь",х ячеек дает нозможность параллельно обрабатывать независимые команды, синхронизироватьзависимые команды и является харак:ерным отличием от обычного стека.Для хранения списков номеровячеек блока 12 буферной памяти вустройстве служат дне малоразрядныепамяти,Первая память - стек 5 дешифрирлванных адресов - содержит номераячеек блока 12 буферной памяти, занятых на момент дешифрации очередной команды, Эти номера размещеныв порядке стековой дисциплины обработки команд, Вторая память - стек 7свободных адресов - содержит номера всех использованных в дачныймомент ячеек блока 12 буферной па -мяти, Стек 7 свободных адресов используется по принципу очереди.Уравление записью и считываниемномеров в стеке 7 снободных адресовпроизводится при помощи блока 8указателей стека свободных адресов.СФормированные арифметические команды и команды записи хранятся в бло:е 4 буферной памяти команд.Ячейки блока 12 буферной памяти,образующие стек-список операндов,в свою очередь могут находитьсяв трех состояниях в отношении использования в командах загрузкиоперандов; ячейки стека-списка исполнительных адресов; ячеики сфор -миронанных команд вызова операндов;ячейки операндов (ячейки с резуяьта -тами команд загрузки) .Номер ячейки блока 12 буфернойпамяти, назначенной под исполнительный адрес операнда, поступающийв стек-список операндов, заноситсяодновременно и н стек-список исполнительных адресов. При Формиронанииарифметической команды, использующей ячейку стека-списка исполнительных адресов в качестве операнда, номер этой ячейки исключается из стекасписка исполнительных адресов и назначается н команду вызова операнда,поступающую в блок 16 буферной памяти подготовительных команд.Если блок 16 освобождается прежде, чем будет сформирована очереднаяарифметическая команда, н него заносится дежурная команда вызоваоперанда с ячейкой, назначенной извершины стека-списка исполнительныхадресов, Таким образом, если в блоке 12 буферной памяти хранится по 25крайней мере один адрес операнда,то память блока 16 никогда не будетсвободной, Поэтому перестановкаадресов вызова операндов не приводитк простоям блока оперативной памяти. З 0Результат команды нызова операндазаносится в ту же ячейку блока 12буферной памяти, в которой хранилсяисполнительный адрес операнда, приэтом индикатор занятости этой ячейки устанавливается в единичное зна 35чение,Для организации в устройстве стековой дисциплины использования исполнительных адресов операндов вкомандах вызова операндов служит40стек 13 ссылок, В стеке 13 ссылокхранится список ячеек стека 5 дешифрированных адресов, занятых номера -ми адресов в блоке 12 буферной памяти, Между ячейками стека 13 ссылок 45и стека 5 дешифрированных адресовустанавливается следующее соответствие. Ячейка стека 13 ссылок с тем же номером, что и ячейка стека 5 дешиФрированных адресов, занятая номером адреса операнда блока 12 буферной памяти, содержит признак принадлежности ячейки стеку-списку исполнительных адресов, ссылку-номер следующего элемента списка, признак первого элемента списка. Биты признака принадлежности и признака первого элемента принимают единичное значение соответственно, когда но мер адреса операнда в блоке 12 буферной памяти, записанный в ячейку стека 5 дешифрированных адресов, принадлежит стеку-списку исполнительных адресов и когда номер адре са операнда является первым элементом списка,дрес ячейки стека 5 дешифрированных адресов, в которой записанномер последнего на момент формирования команды элемента стека-спискаисполнительных адресов, хранитсян регистре 14 ссылок.Управление записью и считываниеминформации в стеке 5 дешифрированных адресов и в стеке 13 ссылок осуществляется по общему адресному входу через коммутатор 15 с регистра 14ссылок или из блока 6 указателейстека дешифрированных адресов.Для очередной команды, поступающейн стековом Формате с входа 19 устройства на регистр 1 операций, по колуоперации определяется принадлежностьк одному из двух следующих классонкоманд: командам вызова операндовиэ памяти и командам арифметическим,логическим и записи н оперативную память,Для команды вызова операнда назначается одна ячейка блока 12 буферной памяти для размещения сначалаадреса операнда, а затем операндапосле его выборки из оперативной памяти,Номер назначенной н команду вызова операнда ячейки блока 12 буфернойпамяти поступает с выхода стека 7свободных адресов через коммутатор 9адресов, управляемый формирователем 33, на вход стека 5 дешифрированных адресов и через блок 11 адресации на адресный вход блока 12 буферной памяти, на информационный входкоторого подается исполнительныйадрес операнда с входа 21 устройства. адрес, по которому производитсязапись в стек 5 дешифрированных адресов, поступает из блока 6 указателей стека дешифрированных адресовчерез коммутатор 15, управляемыйФормирователем 33. Одновременно сзаписью информации н ячейку стека 5дешифрированных адресов в соответствующую ячейку стека 13 ссылок записываются адрес и бит признака первогсэлемента списка исполнительных адресов иэ регистра 14 ссылок, а такжебит признака принадлежности спискуиз формирователя 33. адрес, по которому сделана запись в стек 5 и встек 13 иэ блока 6, и бит признакапервого элемента, соответствующийследующему еще не поступившему навход устройства адресу операнда,иэ формирователя 33 записываются врегистр 14 ссылок.Пустая буферная память блока 16формирует сигнал на вход шифратора 32, В результате, если в устройстве в данный момент еще не формируется команда, устанавливается режим подготовки команды вызона операнда, для которой ячейка блока 12 буферной памяти назначается из вершины стека-списка исполнительных адресов. Перед началом режима опрашивается бит признака первого элемента списка, записанный на регистре 14 ссылок, Единичное значение бита признака свидетельствует о наличии элементов в списке и является сигналом к началу режима.дрес по- . следнего элемента списка в стеке 5 )О дешифрированных адресов, записанный. на регистре 14 ссылок, поступает с выхода регистра 14 через коммутатор 15 на адресный вход стека 5 дешифрированных адресов и стека 13 15 ссылок,дрес с выхода стека 5 дешифрированнцх адресов поступает на входблока 16 буферной памяти подготовительных команд через коммутатор 9адресов, управляемый формирователем 33. Код операции вызова операнда поступает на вход блока 16 из формирователя 3 кода операций, управляемого формирователем 33. адрес и битпризнака первого элемента списка спервого выхода стека 13 ссылок записываются в регистр 14 ссылок, В результате из стека-списка исполнитель -ных адресов исключается последний 30элемент и заносится в очередь командвызова операндов,Для арифметической, логическойкоманд или команды записи поступившей на регистр 1 операций, назначают ся ячейки блока 12 буферной памяти,в которых находятся операнды, а дляарифметической и логической команды,кроме того, и ячейка, в которую будет помещен результат, Код операции 40передается с выхода регистра 1 черезформирователь 3 кода операций навход блока 4 буферной памяти команд,Вомера назначенных в команду ячеекоперандов блока 12 буферной памятиоступают на вход блока 4 буфернойпамяти команд из стека 5 дешифрированны.": адресов через коммутатор 9адресов, управляемый формирователем 33. Адрес, по которому в этот момент осуществляется считывание изстека 5, поступает из блока 6 указателей стека дешифрированных адресовчерез коммутатор 15. адрес ячейкиблока 12 буферной памяти, назначенной под результат арифметической команды, поступает на вход блока 4 буферной памяти команд через коммутатор 9 адресов из стека 7 свободныхадресов.Использование под результат только сэободной ячейки блока 12 оказывается существеннь 1 м при синхронизации лог чески связанных команд, когда результат одной используется впоследующей как (перанд., 65 Однов 1 еменно с формированием арифметической команды или команды замены о: уществляется формирование команд вызова операндов для этой коман -ды. Формирование команд вызова операндов осуществляется следующим образом,При считывании из стека 5 адресов,назначенных в команду ячеек, одновременно считывается также содержимое соответствующих ячеек стека 13ссылок. ьит признака принадлежностиномера ячейки блока 12 буферной памяти стеку-списку исполнительных адресов поступает с выхода стека 13на вход шифратора 32. При единичномзначении бита признака, когда номерячейки принадлежит списку, формирователь 33 вырабатывает сигнал, покоторому адрес и бит признака первого элемента с выхода стека 13 поступают на регистр 14 ссылок, а адресс выхода стека 5 через коммутатор 9адресоь э блок 16рифметические команды и команды записи, представленные во внутреннем адресном формате, с выхода блока 4 буферной памяти команд поступают на выход 26 устройства для их выполнения в специализированных по своих функциям блоках при условии разрешения выдачи, поступающего на управляющий вход блока 4 буферной памяти команд с входа 24 устройства.Команды вызова операндов поступают на выход 25 устройства для их выполнения при условии разрешения выдачи, поступающего на управляющий вход блока )6 с входа 22 устройства, В момент выдачи команды с выхода блока 4 буферной памяти команд производится обращение по считыванию соответствующих ячеек операндов в блок 12 буферной памяти через блок 11 адресации, и если ячейки заполнены, то их содер - жимое с выхода блока 12 буферной памяти выдается на выход 28 устройства. Если нет, то команда все равно выдается э специализированный блок, где ожидает своих операндов, В момент выдачи команды с выхода блока 16 также производится обращение по считыванию в блок 12 буферной памяти через блок 11 адресации, причем содержимое ячейки вне зависимости от состояния индикатора занятости ячейки передается на выход 28 устройства.При обращении очередной команды по записи в блок 12 буферной памяти через блок 11 адресации с входа 20 устройства адрес ячейки под результат в блоке 12 передается также на выход 27 устройства, сопровождая, таким образом, результат очередной команды (и операнд для последующей), который, поступая с эхода 21 устройиндикаторы заполненности сотнетствующих ячеек.С ныхода регистра 1 операций очередная команда поступает в блок 2управления, В Формирователе ЗЗ вырабатывается последовательность сигналон, поступающих на его выход и управляющих изменениями счетчиков 34,35 и 37, 1 роме того, управляющие сигналы поступаю-. на управляющие входы0 коммутатора 9 адресов, Формирователя 3 кода операций, коммутатора 15указателей стека дешифриронаМйыхадресов, нходы стека 13 ссылок и регистра 14 ссылок,В узле 36 сравнения происходитсраннение значений счетчика 34 верхней границы и счетчика 35 нижней границы. По результату сравнения опре деляется наличие достаточного количества операндов для выполненияочередной команды, Если количествооперандов достаточно, то с выходашифратора 32 выдается разрешение навыполнение команды, которое поступает на вход распределителя 31, Приэтом поступающие с входа 23 устройства тактовые сигналы на нход распределителя 31 преобразуются в соответствующую команду, Происходят Формиронание внутреннего представлениякоманды и реорганизации блоков 6и 8, описанные выше,ства на вход блока 12, одновременно передается на выход 29 устройства. С выходов 28 и 29 устройства операнды и с выхода 27 соответствующие им ацреса блока 12 буферной памяти поступают на входы всех исполнительных специализированных блоков, По этим адресам команды, хранящиеся в специализиронанных блоках, опознают 1 1своих операндов и начинают выполняться,1Одновременно с записью исполнительного адреса в блок 12 буферной памяти и одновременно с формированием арифметической команды или команды записи происходит реорганиза ция нершины стека или, что то же самое, стека 5 дешифриронанных адресов, В счетчике 34 верхней границы блока б указателей стека дешифрированных адресон находится текущий адрес по стеку 5, который с выхода счетчика 34 подается на адресный вход стека 5. Выдаваемые из стека 5 по значению счетчика 34 через коммутатор 9 н блок 4 номера операндов по блоку 12 согласно стековой дисциплине обработки команд вычеркиваются из стека 5, Ка их место по значению счетчика 34 записывается номер ячейки под результат команды н блоке 12, который выдается из стека 7 через коммутатор 9 на вход стека 5. Вычеркивание операндов из стека 5 достигается изменением значения счетчика 34, которым управляет формирователь 33. Таким образом, стековая дисциплина использования адресов ячеек блока 12, а следовательно, и самих операндов н этих ячейках обеспечинается соответствующими изменениями счетчика 34 верхней границы, а также 40 записью н стек 5 и считынанием из стека 5 по значению счетчика 34.Выдача номеров снободных ячеек блока 12 из стека 7 происходит аналогично по значению счетчика 37 верх ней границы и блоке 8 указателей стека свободных адресов, выход которого соединен с адресным входом стека 7, Изменением значения счетчика 37 также управляет Формирователь 33. 50Запись в стек 7 по блоку 12 производится по значению счетчика 38 нижней границы, выход которого соединен с адресным нходом стека 7 и которым управляет блок 10 носстановления,55 Ячейка операнда блока 12 считается оснободившейся после выполнения команды, в которой она использовалась. Соответствующие сигналы о выполнении команд с входа 17 устройства посту пают в блок 10 носстанонления, а освободившиеся адреса ячеек операндов с входа 18 устройства - на вход стека 7 и на вход блока 11 адресации, При этом в блоке 11 обнуляются 65 Если определяется, что количествооперандон меньше, чем требуется очередной команде, то организуетсярежим подкачки. С выхода шифратора 32выщается блокировочный сигнал, запрещающий реорганизацию блоков би 8, запись в стек 5 и н стек 13,прием н регистр 1 и дешифрацию последующих команд на выход 30 устройства, С выхода шифратора 32 н распределитель 31 выдается сигнал, по которому приостанавливается выдача тактовых сигналов для очередной команды, и с выхода распределителя начинают поступать тактовые сигналы по временной диаграмме команды подкачки,По этим сигналам в формирователе 33вырабатываются сигналы для Формирования команды подкачки в блок 16, кудапоступает код операции, сформированный в Формирователе 3, и адрес ячейки в блок 12 из стека 7 через коммутатор 9, Для сохранения стеконой дисциплины адрес для подкачиваемого операнда должен быть записан н стек Бдешифрированных адресов по значениюсчетчика 35 нижней границы. Для этого н формирователе 33 вырабатывается сигнал обмена, по которому обменивается содержимое счетчиков 34и 35, Сформированная в блоке 16 команда подкачки поступает на выхоц 25устройства для выполнения,