Кольцевая система для обмена информацией

1550522 Редактор Л. Пчолинская Техред И.Дидык Корректо ГКНТ ССС ственно-издательский комбинат "Патент", г, Ужгород арина, 101 о Заказ 274 ВНИИПИ Го арственного 113035тор 8, триггер 9 передачи элементИЛИ 10, постоянную память 11, узел12 управления, блок 13 регистров связи с абонентом реле 14 контроля наЭ5пряжения питания.Накопитель 6 информации (Фиг, 2)содержит счетчп( 15 битов, регистр16 сдвига (для преобразования последовательного кода в параллельный),счетчик 1 адреса, элемент НЕ 18,, содержит тактовый генератор 26, элементы И 27 и 28, счетчик 29, переклю,:чатель скорости обмена информацией 30.Буферный узел (буфер) 4 передачи(фиг, 4) состоит из регистра 31 сдвига (для преобразования параллельногокода в последовательный), счетчика32 битов элемента И 33, триггера 34(разрешения записи информации в буФер 25передачи), счетчика 36 адреса, эле -ментов И 37 и 38, памяти 39 (для Формирования пакета).Переключатель 2 состоит из элементов И 40 и 41 и элемента НЕ 42 Фиг. 1,Устройство работает в двух режимах: режим транзита пакетов и режимпередачи пакетов. В обоих режимах всяинформация, поступаюшая из канала(линии) связи, всегда направляется в35накопитель 6 информации,Режим транзита пакетов.Устройство (станция) обычно находится в режиме транзита и выступаетв этом случае в качестве ретранслятора-усилителя, При этом информацияпроходит через приемники передатчик 3, и одновременно поступает в накопитель 6, При приеме признака начала пакета триггер 5 сигнализирует обэтом узлу 12 выставлением запроса напрерыВание, т.е. предоставляет возможность программно проанализировать -что за пакет поступает с линии. Позаданному в формате пакета адресу5 Останции - получателя производитсяанализ этого адреса на предмет совпадения с собственным. Если программастанции определит, что поступаюшийпакет адресован ей она отключает55транзит через станцию до окончанияприема всего пакета в накопитель 6.При приеме признака конца пакета состояние транзита восстанавливается. Режим передачи сообшений.Суть работы станции заключае 1 ся втом, что она не передает сообщения вканал связи до тех пор пока ее кольцевой тракт не освободится, т,е. покастанцию не пройдет полностью очередной пакет, Если от подключенного кстанции абонента поступает пакет данных, станция проверяет состояние кольцевого канала на предмет его занятости проходящим транзитным пакетом. Если канал оказывается свободным, станция отключает состояние транзита, после чего пакет, готовый к передаче,передается в канал связи. По завершении передачи пакета производится ана -лиз состояния накопителя 6. Если вовремя гередачи в кольцо собственногопакета из канала связи были принятыдругие пакеты, то они анализируютсяи при необходимости передаются далееIв канал аналогичным образом. Послеосвобождения накопителя 6 станциявосстанавливает состояние транзита,Если к моменту передачи через стан -цию передается транзитный пакет, станпуя дожидается его концевого маркераи производит описанные выше действия.Этот режим может использоватьсядля очистки сети от пакетов с нарушенной структурой, так как в момент нахождения таких пакетов в накопителестанции программа может анализироватьих структуру.Комбинация двух режимов - транзит/и передача - позволяет программестанции выдавать пакеты в канал связиФи принимать адресованные пакеты ей иэканала, Правила обмена информацией всети и форматы пакетов определяютсявыбранным алгоритмом программы.Примером может служить одна из реализаций алгоритма, примененная в варианте станции пЭстафета.,В формате пакета предусмотреныследующие поля: адрес станции-получателя; адрес станции-отправителя;длина пакета; данные; контрольнаясумма,Максимальная длина пакета зависитот выбранного размера буфера в памяти(256 байт), В рассматриваемом варианте программы максимальная длина пакета составляет /3 часть емкости буфера.В основе вычисления контрольнойсуммы в данной реализации программызалож.на свертка по модулю два, хотя1550522можно применить любой другой алгоритм,Принявшая пакет станция проверяетправильность контрольной суммы и посылает отправителю квитанцию, Принявподтверждающую квитанцию, станция-отправитель уничтожает копию посланного пакета в своем буфере, В противномслучае этот пакет передается повторно. Число повторных передач можетбыть лимитировано и в случае истечения счетчика повторов может быть выдана диагностическая информация подключенному к станции абоненту.В состав Функций сети включены 5процедуры самодиагностики, заключающиеся в том, что в сети периодическициркулируют диагностические пакеты,Цель посыпки - контроль целостностикольцевой линии связи, контроль наличия и состояния функционирующих в сети станций.Постоянная (перепрограммируемая)память (ПЗУ) 11 и узел 12 в совокуп- .ности составляют блок управления, который функционирует в соответствии салгоритмом управляющей программы,хранящейся в ПЗУ 11, и типом оборудования абонента (пользователя), подключенного к блоку 13; в частности, 30могут быть использованы ПЗУ с ультра.Фиолетовым стиранием (серия К 573) имикропроцессор типа К 1810 ВМ 86,КМ 1810 УМ 88 или 880 Д. Оперативнаяпамять блока управления используетпамять накопителя информации, объемомот 4 4 К до 16 Кбайт, причем накопитель 6 использует для своего буфера256 байт. Таблица 1 Разряды адреса Управляющий сиг- нал Выходдешифратора 8 А А, А 1 О 0 0 1 0 О 1 2 Выбор ПЗУНачало БДП (прием в начало буФера)Выбор ОЗУРазрешение передачи из буфера передачи (РП) Запись в буфер передачи (ЗП) Отключение транзита (ОТ)Разрешение транзита (РТ)Выбор ПЗУ (при .инициализации устройства) оо 3 О1 4 1 0 0 5О 1 б 1 1 0 7 1 8 1 1 Таблица 2 Нет приема и передачи (канал свободен) режим."Транзит"Идет инФормация, "Транзит" установленИдет передача пакета, прием отсутствуетВ момент передачи пакета. пришел пакет иэ ликииОстальные сочета 40 0 1 1 0 1 0 1 0 0 0 Х Х ния невозможны Процедура прямого доступа в памятьиспользуется в процессе приема инфорВ качестве блока 13 может быть использована БИС контроллера последовательного или параллельного интерфейса (серия КР 580), с помощью которой, в зависимости от выбранной кон 45 кретной схемы, может быть реализован обмен информацией с абонентом.Из адресного пространства 1 Мбайт микропроцессора, в соответствии со спецификой его применения в устройстве, используется адресное пространство 128 Кбайт.Адресная шина Ао используется для выбора младшего байта данных из памяти. Адресные шины А 1-А 13 адресуют .ПЗУ 11 и память 25, А 14-А 15 используются для выборки ПЗУ, памяти 25 и выработки команд управления в соответствии с табл. 1,Для связи узла 12 с различными бло ками устройства используется 1 б-ти разрядная шина данных ШД и управляющие сигналы: ЗПР 1-ЗПРЗ запросы на прерывание 1-3, назначение сигналов ЗПР 1-ЗПРЗ указано в табл, 2," ЗЗХ - запрос захвата шин; РЗХ - разрешение захвата шин,Временные диаграггмы синхрониза - ции записи приведены на Фиг. 9.Сигналом ЗП дешифратора устанавливается в режим "Запись" триггер 35, С инверсного выхода триггера 35 поступает разрешение работы на вход счетчика 32, который контролирует количество бит информапии, записанной в памягь 39 и осуществляет сброс триггера 35 в исходное состояние после записи байта информации. Этим же 5 О мации в буфер накопителя и описананиже.При подаче напряжения питания наустройство срабатывает реле 14 и линия связи подключается на вход при 5емника 1, При появлении в линии связистартового нулевого бита устанавливается триггер 5.Этот сигнал поступает в узел 12как запрос на прерывание ЗПР 1, сообщая управляюгггей программе о началеприема пакета информации по каналу,связи. ИнФормация с выхода приемника1 поступает также на переклгочатель 2,В зависимости от состояния триггера 9 переклгочатель 2 пропускает сигналы с выхода приемника 1 на входпередатчика 3 (режим Транзит") илис выхода буФера 4 передачи на входпередатчика 3 (режим иПередача"),БуФер 4 передачи (Фиг 4) предназначен для преобразования информациииз параллельного кода в последовательный, Формирования пакета данных и вы в 25дачи его на вход передатчика длядальнейшей передачи в кольцо (в линию),БуФер передачи имеет два режимаработы: режим записиФормирование 30пакета) и режим передачи,Режим записи,Информация от абонента обработанная программой (микрспроцессором) ипредназначенная дпя передачи в линию35поступает побайтно с шинн данных нарегистр 31 сдвига, где преобразуетсяв последовательную форму . Одновременно с появлением нашине данныхбайтадешифратор 8 вырабатывает сигнал ЗП, который осуществляет записьбайта в регистр. Сдвиг информации(преобразование в последовательнуюФорму) и ее запись в память 39 буфера передачи осуществляется импульсами 45с частотой Р которые Формируютсяв распределителе 7. сигналом осуществляется обрашение кпамяти 39,С прямого выхода триггера записивырабатывается сигнал ЗП, разрешающий прохождение импульсов синхронизации записи в распределителе 7, а также - прохождение импульсов записи черезэлемент И 37 на вход выбора режима работы памяти 39.При Формировании пакета счетчик36 последовательно нарагцивается, темсамым обеспечивая запись каждого битаинформации, поступающей в последовательном коде с выхода регистра 3сдвига на инФормационный вход памяти.После записи байта информациисчетчик 32 вырабатывает импульс сброса, который приводит триггер 35 впервоначальное состояние,Счетчик 36 не сбрасьгвается; записьпервого бита нового байта пакета производится в следуюшую адресную ячейку,Запись данных в память продолжается с нарашиванием адреса до тех пор,пока не будет сформирован пакет нужной. длины. Окончание формирования пакета отслеживается программой. Режим передачи.При возникновении необходимости выдачи информации в канал связи на выходе дешифратора 8 появляется сигнал РП, который сбрасывает счетчик 36 буфера перецачи, устанавливает триггер 34 в режим "Передача", снимая запрос на прерывание ЗПФ 3 и разрешая обращение к памяти 39, и вырабатывает сигнал РП (разрешение передачи).После получения сигнала РП буфер 4 функционирует независимо от программы (микропроцессора). Автономность работы буфера передачи, т.е. независимость скорости передачи от программной синхронизации, позволяет повысить скорость передачи в линию по сравнению с прототипом.Работа схемы (буфера передачи) в режим передачи иллюстрируется временной диаграммой Фиг. 10.В случае отсутствия прохождения мимо станции чужого пакета или приема пакета из линии, на счетчик 36 и элемент И 37, который управляет выбором режима работы памяти. 39, поступают импульсы синхронизации передачи (частота Г ), 1550522 10На выходе из памяти 39 считываетсяинформация (сформированный пакет) впоследовательном коде, которая передается на переключатель 2 и далее пе 5редатчиком 3 в линию.Счетчик 32 во время передачи осушествляет контроль конца пакета, Припоявлении на выходе памяти концевикапакета - двух байтов РР на выходесчетчика появляется импульс, осуществляющий сброс триггера 34 и счетчикаадреса 36.Сигнал с инверсного выхода триггера 34 является запросом на прерывание 15ЗПР 3, который сообщаетмикропроцессору об окончании передачи пакетов.Сигнал РП перестает быть активными запрещает в распределителе 7 формирование импульсов синхронизации передачи (частота Р).Распределитель 7 (фиг. 3) предназначен для выработки тактируюших сигналов всех узлов устройства, в томчисле и для питания тактового входа 25микропроцессора, Кварцованный генератор 26 имеет прямой и инверсный выход основной частоты Р и Р.На элементах И 27 и 28 реализованасхема формирования сигнала синхронизации буфера передачи. Сигнал ЗП разрешает прохождение импульсов основнойчастоты Р для синхронизации записиприформировании пакета в буфере 4передачи.Если через устройство не проходитпакет (режим "Транзит" ), в буферепередачи сформирован пакет и полученсигнал на передачу (сигналы "Транзит"и Разр, Прд, активные), на выход 40распределителя 7 поступают импульсысинхронизации передачи, частота которых (Р) получена делением основнойчастоты (Г) счетчиком 28 и установлена переключателем 3045Этой же частотой (Р ) осушествляЕется синхронизация приема информациииз линии в накопитель 6,НакОпитель 6 информации (фиг. 2)предназначен для приема последовательной информации от приемника 1, преобразование ее в параллельную Форму,. записи в буферную зону памяти 25 попоследовательным адресам и выдачипризнака конца пакета информации (сигнал Конец пакета"). В качестве буи и 55Ферной зоны используется 256 байтобщей оперативной памяти 25. Последовательно-параллельным преобразователем является регистр 6, тактируемымиз распределителя 7, Прием очередного бита в регистр 16 происходит в середине длительности бита, что обеспечивает надежный прием при несинхронной работе тактовых генераторов принимающей и передающей станций.Счетчик 15 после приема последнегобита байта вырабатывает запрос напрямой доступ в память ЗЗХ и нарашивает адрес по входу счетчика 1. Сигнал разрешения прямого доступа РЗХустанавливает в исходное состояниесчетчик 15, открывает шинные Формирователи 21 и 22, вырабатывает. сигналвыборки памяти 25, который через элемент ИЛИ 23 поступает на вход выборкипамяти 25. Этот же сигнал через элемент НЕ 18 поступает на вход триггера 19, которьп вырабатывает сигналразрешения записи, которьп через элемент ИЛИ 24 поступает на вход разрешения записи памяти 25,При поступлении из канала байтаРР, который является признаком концапакета, и при записи этого байта впамять вырабатывается сигнал "Конецпакета" с выхода элемента И 20Этотсигнал сбрасывает триггер 5. Тем самым снимается запрос прерывания ЗПР 1,что сообщает узлу 12 о конце приемапакета и возможности выйти на передачу собственной информации или транзитного пакета, оказавшегося в буфереприема памяти 25 накопителя 6,формула изобретения 1. Кольцевая система для обмена информацией, содержашая М устройств передачи и приема информации, каждое из которых содержит приемник, переключатель, передатчик, распределитель импульсов, накопитель, дешифратор, триггер приема, триггер передачи, элемент ИЛИ, узел управления, постоянную память, блок регистров связи с абонентом, реле контроля напряжения питания, причем выходы передатчиков д-го (д = 1, М) и М-го устройств передачи и приема информации системы соединены соответственно с входами приемников (+1)-го и первого уст - ройств передачи и приема информации системы, в каждом из которых обмотка реле контроля напряжения питания подключена к полюсам источника питания устройства передачи и приема ин 1550522 12Формации системы, контакты реле. сое- . динены с входом приемника и выходом передатчика, выход приемника подключен к установочному входу триггера приема, информационному входу накопи 5 теля и первому информационному входу переключателя, выходом соединенного с входом передатчика, управляющий вход переключателя подключен к выходу 1 триггера передачи, информационный вход-выход узла управления подключен через шину данных к информационному входу-выходу накопителя, выходу постоянной памяти и информационному ,входу в выхо блока регистров связи с абонентом, группы входов и выходов информационных и управляющих разрядов которого являются входом-выходом устройства для подключения к информационно-управляющему входу-выходу соответствующего абонента системы, а ад - ресный вход - через адресную шину соединен с адресным вьгходом узла управления, адресными входами накопителя, 25 постоянной памяти и информационным г входом дешифратора, управляющий вход- выход узла управления соединен через управляющую шину с управляющими входами-выходами накопителя и блока регистров связи с абонентом, прямым и инверсным выходами триггера приема, управляющим входом дешифратора, группа выходов которого подключена к раз - решающему входу постоянной памяти,35 первому и второму входам режима накопителя, установочному и сбросовому входам триггера передачи, выход нако - пителя соединен с входом сброса триггера приема, инверсным вьходом подклю-,10 ченного к первому входу элемента ИЛИ, о т л и ч а ю щ а я с я тем, что, с целью повышения пропускной способности системы, в каждое устройство передачи и приема информации системы введен буферный узел передачи, причем информационный вход буферного узла перецачи соединен через шину данных с информационным входом-выходом узла управления, а первый выход подключен к второму информационному входу пере 5 О ключателя, входы записи и разрешения выдачи буферного узла передачи соединены с группой-выходов дешифратора, тактовый вход буферного узла передачи соединен с первым выходом распределителя импульсов, первый и второй входы разрешения которого соединены соответственно с вторыми и третьими выходами буферного узла передачи,четвертый выход которого соединен через шину управления с управляющимвходом-выходом узла управления ивторым входом элемента ИЛИ, выходкоторого соединен со сбросовым входом триггера передачи, второй выходи вход режима распрЕделителя импульсов соединены соответственно с тактовым входом накопителя и выходом триггера передачи.2, Кольцевая система по п, 1,о т л и ч а ю ш а я с я тем, чтораспределитель импульсов содержит генератор, счетчик, два элемента И ипереключатель, причем первый входпервого элемента И соединен с первымвходом разрешения распределителя импульсов, второй вход первого элементаИ соединен с выходом генератора ивходом счетчика, а выход являетсяпервым выходом распределителя импульсов и соединен с выходом второго элемента И, первый и второй входы которого являются соответственно вторымразрешающим входом и входом режимараспределителя импульсов, группа выходов счетчика через переключательсоединена с третьим входом второгоэлемента И и является вторым выходомраспределителя импульсов,3, Кольцевая система по п. 1, о тл и ч а ю ш а я с я тем, что буферный узел передачи содержит регистрсдвига, счетчик битов, память, счетчик адреса, два триггера, три элемента И, причем, информационный вход регистра сдвига является информационнымвходом буферного узла передачи, входзаписи и тактовый вход регистра сдвига являются соответственно входом записи и тактовым входом буферного узлапередачи, а выход соединен с информационным входом памяти, выход которойсоединен с первым разрешающим входомсчетчика битов и является первым выходом буферного узла передачи, входразрешения выдачи которого соединенс первым входом первого элемента И иустановочным входом первого триггера,вход сброса которого соединен с вторым входом первого элемента И и первым выходом счетчика битов, счетныйвход которого соединен с тактовым входом буферного узла передачи, счетнымвходом счетчика адреса и первым входом второго элемента И, выходы которых соединены соответственно с адресным входом и входом операции памяти, вход обращения которой соединен с выходом третьего элемента И, второй выход счетчика битов соединен с входом сброса второго триггера, установочный5 вход которого соединен с входом записи буферного узла передачи, а прямой выход является вторым выходом буферного узла передачи и соединен с вторым 10 входом второго элемента И, инверсный выход второго триггера соединен с вторым входом разрешения счетчика битови первым входом третьего элемента И,второй вход которого соединен с четвертым выходом буферного узла передачи и инверсным выходом первого триггера, прямой выход которого являетсятретьим выходом буферного узла передачи, выход первого элемента И соединен с входом сброса счетчика адреса.550522сначало радощы по гюРаи театяею Выход пс шпилю