Устройство для моделирования топологии сетей

СОЮЗ СОВЕТСНИХСОЦИАЛИСТ ИЧЕСНИХРЕСПУБЛИК Ю 01) 52 6 Р 15/2 ОПИСАН АВТОРСКОМ Е ИЗОБРЕТЕН ИДЕТ мент индикации. ОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Институт проблем моделированияв энергетике АН УССР,(56) Авторское свидетельство СССРФ 686033; кл. С 06 Р 15/20, 1977.Авторское свидетельство СССРВ 1024930, кл. С 06 Р 15/20, 1984.(54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯТОПОЛОГИИ СЕТЕЙ(57) Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных устройств для параллельного моделирования различных систем, имеющих сетевую структуру, с учетом контроля корректноститопологии исследуемой сети. Цельизобретения - повышение достоверности работы, Для этого в устройстводля моделирования тбпологии сетей дополнительно введены восьмой, девятый,десятый элементы ИЛИ и блок контроля,причем последний содержит счетчик адреса, первый и второй счетчики; дешифратор переполнения, первый и второйдешифраторы, элемент сравнения, регистр адреса начального узла сети,первый и второй триггеры, с первогопо пятый, элементы И, элемент ИЛИ,элемент НЕ, элемент задержки и эле9529 О 25 30 35 40 50 55 1 124Изобретение относится к вычислительной технике.Цель изобретения - повышение достоверности работы.На фиг, 1 изображена структурная схема устройства; на фиг, 2 - структурная схема блока контроля; на фиг. 3 - представлен пример фрагмента сети; на фиг. 4 - пример представления информации о топологии сети в виде списков.Устройство содержит блок 1 памяти адресов начальных узлов ветвей сети, блок 2 памяти адресов конечных узлов ветвей сети, блок 3 памяти адресов выходящих ветвей узлов сети, блок 4 памяти адресов входящих ветвей узлов сети, блок 5 памяти адресов первой выходящей ветви узлов сети, блок 6 памяти адресов первой входящей вет-ви узлов сети, регистр 7 адреса выходящей ветви, регистр 8 адреса входящей ветви, регистр 9 адреса конечного узла ветви, регистр 10 конечного узла сети, триггеры 11 и 12, дешифраторы 13 и 14, дешифратор 15 сравнения кодов, линии 16 и 17 задержки, элементы ИЛИ 18 - 27., элементы И 28 - 33, элемент НЕ 34, блок 35 контроля. 1Входами устройства являются полюса 36 и 37, соединенные соответственно с адресными входами блоков 1 и 2 памяти начального узла и конечного узла ветви сети.На входные полюса 38 и 39 подаются соответственно серии импульсов ГИ 1 и ГИ 2, сдвинутых один относитель. но другого. Полюс 40 предназначен для получения сигнала "Пуск", по которому начинается моделирование заданной топологии сети. Выходами устройства являются полюса 41 и 42, соединенные соответственно с выходами регистров 7 и 8 выходящей и входящей ветвей. Полюс 43 предназначен для выдачи сигнала конца моделирования заданной топологии сети Полюса 44 - 46 предназначены для связи с моделями ветвей. Блок контроля (фиг. 2) содержит триггеры 47 и 48, счетчик 49 адреса, счетчики 50 и 51, дешифратор 52 переполнения, дешифраторы 53 и 54 состояния Х, элемент 55 сравнения, элементы И 56 - 60, элемент ИЛИ 61, элемент НЕ 62, элемент 63 задержки,регистр 64 адре.са начального узла сети, элемент 65 индикации.Входной полюс 66 предназначен дляполучения сигнала "Пуск контроля".Входной полюс 67 является входомтактовых импульсов. Входной полюс 68 подключен к выходу блока 5 памятипервой входящей ветви, Входной полюс 69 подключен к выходу блока 6 памяти первой входящей ветви, Полюс 70является выходом счетчика адреса исоединен с входами элементов ИЛИ 19,ИЛИ 25, ИЛИ 27. Выходной полюс 7 1 предназначен для передачи сигналасчитывания в блоки 5 и 6 памяти, соединен с входами элементов ИЛИ 18,ИЛИ 26. Выходной полюс 72 соединен с входом регистра 10 и служт для выдачи сигнала записи в регистр 10 конечного узла сети, Счетчик адреса 49представляет собой двоичный счетчик,емкость которого соответствует количеству ячеек в блоках 5 и 6 памяти.Счетчик адреса предназначен для последовательного просчета адресов ячеек блоков памяти. Дешифратор 52 переполнения служит для выделения сигнала переполнения счетчика адреса,обозначающего окончание контроля топологии сети. Счетчики 50 и 51 идентичны и имеют емкость, равную единице. Вторые разряды счетчиков, представляющие собой разряды переполнения, являются выходами счетчиков.Дешифраторы 53 и 54 состояния хпредназначены для сравнения поступающих на них кодов с кодовой комбинацией состояния ас, заданного в схеме постоянно,Элемент 55 сравнения является одноразрядной схемой сравнения для выполнения функции ИСКЛЮЧАЮЩЕЕ ИЛИ. Регистр 64 представляет регистр с параллельным приемом информации. Рассмотрим работу устройства при контроле информации,о топологии моделируемой сети. В блоки 1-6 памяти на основе списков заносится информация о топологии моделируемой сети. В результате в ячейках блока 5 памяти по адресу номера узла хранится код номера первой выходящей ветви. Если узел не имеет выходящих ветвей, то по адресу номера узла в ячейкехраниттр информация яАналогично в ячейках блока 6 памяти по адресу номера узла хранитсякод первой входящей ветви. Если жеу данного узла входящие ветви отсутствуют, то в соответствующей ячейкехранится информация х.Предварительно счетчики 49 - 51устан,.вливаются в исходное состояние,триггеры 47 и 48 - в нулевое состояние, Сигнал 11 Пуск контроля с входного полюса бб поступает на входтриггера 47. Триггер 47 устанавливается в единичное состояние и разрешает прохождение тактовых импульсовс полюса 67 через элемент И 56,Первый тактовый импульс, проходящий через элемент И 56, поступаетна вход элемента 63 задержки, а также на вход счетчика 49 адреса и навходы элементов ИЛИ 18 и ИЛИ 26. После прихода первого тактового импульса счетчик 49 адреса содержиткод адреса первого узла сети, который поступает через элементы ИЛИ 19и ИЛИ 25 на адресные входы блоков 5и б памяти. Результатом подачи кодаадреса первого узла со счетчика 49на блоки 5 и 6 памяти является опросинформации в списках первой входящейи выходящей ветвей.В это же время, на выходах элементов ИЛИ 18 и ИЛИ 26 вырабатываютсясигналы разрешения выборки, которыепоступают на считывающие входы бло"ков 5 и 6 памяти. Считанная информация из блоков 5 и 6 памяти поступаетна входы дешифраторов 53 и 54 соответственно. Дешифраторы 53 и 54 сравнивают считанную информацию с кодовым состоянием Х.В том случае, если считанная инФормация не равна состоянию х навыходах дешифраторов 53 и 54 вырабатываются разрешающие сигналы, которыеопределяют соответственно наличиевыходящих и входящих ветвей для рассматриваемого узла.Сигналы с выходов дешифраторов 53и 54 поступают соответственно на входы элементов И 59, 60 и вместе навходы элемента 55 сравнения.Элемент 55 сравнения работает следующим образом,Если на его вход приходят одновременно два разрешающих или запрещающих сигнала, то на выходе элемента сравнения вырабатывается запрет., Этот случай соответствует двум ва" риантам: когда у рассматриваемого узла имеются входные и выходные ветви и он является промежуточным узлом сети; когда по данному адресу узлав блоках 5 и 6 памяти содержится информация х, что определяет отсутствие узла в сети с таким номером.В обоих вариантах этого случая элемент 55 сравнения запрещает работуэлементов И 59 и 60.Если на вход элемента 55 сравне О ния проходят один разрешающий и одинзапрещающий сигналы, то при такихкомбинациях элемент 55 вырабатываетна выходе разрешающий сигналЭтбт случай имеет также два вари акта.Когда разрешающий сигнал поступает с дешифратора 53, а запрещающий -с дешифратора 54. Это соответствуеттому, что у рассматриваемого узла 20 имеются. выходящие ветви и отсутствуютвхоДящие, т.е. он является начальным узлом сети. Разрешающий сигналс выхода элемента 55 сравнения поступаетна входы элементов И 59 и 60, 25 на вторых входах которых присутствует разрешение с дешифратора 53 и,запрет с дешифратора 54 соответствен,но. Так как счетчик 49 адреса не переполнен и на выходе дешифратора 52,соединенном с входами элемента И 57и элемента НЕ 62 отсутствует разрешающий сигнал, то на входе элемента И 57 присутствует запрет, а навход элемента И 58 через элемент НЕ 62поступает разрешающий сигнал. В итогезадержанный тактовый импульс проходит через элементы И 58, И 59 и поступает на вход счетчика 50 и на входзаписи регистра 64 начального узла 4 О сети. При поступлении сигнала записив регистр 64 записывается номер начального узла сети, который поступаетна информационный вход регистра с выхода счетчика 49 адреса. Счетчик 50 45 просчитывает задержанный тактовый импульс, что соответствует одному найденному начальному узлу сети. Во втором варианте, когда имеетсяразрешающий сигнал с выхода дешифраэо тора 54 и запрещающий сигнал с дешиФратора 53. Это соответствует тому,1что у рассматриваемого узла имеются входящие ветви и отсутствуют выходящие, те, он является конечным узлом 55,сети. В этом варианте задержаныйтактовый импульс проходит через элемент И 60, где есть разрешение с выхода дешифратора 54. С выхода элемен 1249529венно коды номеров начального и конечного узлов сети. В случае некорректности сети триггер 48 находится 5в единичном состоянии и элемент ийдикации отображает аварийной состояние устройства.,В устройстве обеспечивается по"ступление необходимых сигналов пред О варительного установа, которые нафиг. 1, 2 не показаны. та И 60 импульс поступает на вход счетчика 51 и через полюс 72 на вход записи регистра 10 конечного узла сети. При поступлении сигнала записи в регистр 10 записывается номер конечного узла сети, который через элемент ИЛИ 27 поступает на информационный вход регистра с выхода счетчика 49 адреса. Соответственно счетчик 51 просчитывает эадержаный тактовый импульс, что определяет один найденный конечный узел сети.На следующем такте проходит следующий (второй) тактовый импульс 15 на полюс 67, который поступает на счетный вход счетчика 49 адресаСчетчик адреса увеличивает свое содержимое на единицу, Это соответствует формированию адреса следующего 20 узла, для которого просматривается наличие входящих и выходящих ветвей,В случае определения второго начального или второго конечного узла сети на выходе счетчиков 50 или 51 25 соответственно вырабатывается сигнал переполнения. Сигнал переполнения проходит через элемент ИЛИ 6 1 и устанавливает триггер 48 в единичное состояние, что соответствует некоррект- ЗО ности сети. Элемент 65 индикации, соединенный с выходом триггера 48, отображает в данном случае информацию о некорректности сети. Так опрос адресов номеров узлов сети осуществляет-,ся до тех пор, пока не будут просмотрены все ячейки блоков 5 и 6 памяти. Это соответствует тому, что счет" чик 49 адреса будет содержать код пе" реполнения40Дешифратор 52 дешифрирует состояние переполнения счетчика адреса и вырабатывает сигнал разрешения, которыйпоступает на вход элемента И 57. Сигнал с выхода дешифратора 52 также по 45ступает через элемент НЕ 62 на элемент И 58 и запрещает прохождениезадержаного тактового импульса с выхода элемента 63 задержки. В этом случае задержаный тактовый импульс прохоходит через элемент И 58 и устанавли".вает триггер 47 в нулевое состояние.В итоге нулевое состояние триггера 47запрещает прохождение тактовых импульсов через элемент И 56 и работа устройства контроля на этом заканчивается, Если сеть корректна, то в регистрах 64 и 10 хранятся соответстРешение задачи контроля заключается в проверке корректности заданной топологии сети, которая хранится в шести блоках памяти устройства. При этом ошибки в топологии могут допускаться как при записи информации в блоки памяти, так и при неправильном задании топологии сети оператором.Контроль информации о топологии позволяет исключить неправильную коммутацию решающих элементов в процессе моделирования исследуемой сети. Формула изобретения Устройство для моделирования топологии сетей; содержащее блок памяти адресов первой выходящей ветви узлов сети, блок памяти адресов первой входящей ветви узлов с 6 тирегистр адреса выходящей ветви, регистр адреса входящей ветви, выходы регистров адреса выходящей и входящей ветвей соединены с адресными входами соответст. венно блока памяти адресов выходящих ветвей узлов сети и бпока памяти адресов входящих ветвей узлов сети, блоки памяти адресов начальных и конечных узлов ветвей сети, регистры адреса конечного узла ветви и конечного узла сети, первый и второй триггеры, первый и второй дешифраторы, дешифратор сравнения кодов, первую и вторую линии задержки, семь элементов ИЛИ, шесть элементов И и элемент НЕ, причем адресный вход блока памяти адресов начальных узлов ветвей сети является входом задания адреса начальной ветви устройства, вход считывания блока памяти адресов начальных узлов ветвей сети является йусковым входом устройства и соединен с входом первой линии задержки и первым входом первого элемента ИЛИ, адресный вход блока памяти адресов конечных узлов ветвей сети является входом задания адреса конечного узлаветви устройства, вход прерывания блока памяти адресов конечных узлов ветвей сети является входом прерывания работы устройства и .соединен5 с входом второй линии задержки и единичным входом первого триггера, первый вход первого элемента И соединенс входом элемента. НЕ и является входом приема сигналов окончания работы 1 О моделей ветвей устройства, информационный вход регистра адреса конечного узла ветви соединен с выходом блока памяти адресов конечных узлов ветвей сети, вход разрешения записи ре гистра адреса конечного узла ветви соединен с выходом второй лийии задержки, выход регистра адреса конеч.ного узла сети соединен с первым входом дешифратора сравнения кодов, вто О рой вход которого соединен с выходом регистра адреса конечного узла ветви и первым входом второго элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом блока памяти адре сов начальных узлог ветвей сети, а выход - с адресным входом блока памяти адресов первой выходящей ветви узлов сети, вход считывания которого соединен с выходом третьего элемен- ЗО та ИЛИ, первый вход которого соединен с выходом первой линии задержки, выходы блоков памяти адресов выходящих ветвей и первой выходящей ветви узлов сети соединены с входами четвертого элемента ИЛИ,. выход которого соединен с информационным входом регистра адреса выходящей ветви, выход которого является выходом адреса входящей ветви устройства и соеди О нен с входом первого дешифратора, выход которого подключен к нулевому, входу второго триггера и первому входу пятого элемента ИЛИ, второй вход которого соединен с выходом 45 элемента НЕ и первым входом шестого элемента ИЛИ, выход пятого элемента ИЛИ является выходом сигналов включения моделей ветвей устройства, выход регистра адреса входящей ветви является выходом адреса входящей ветви устройства и соединен с входом второго дешифратора, .выход которого соединен с вторым входом третьего элемента ИЛИ, вторыми входами первого и шестого элементов ИЛИ и первым входом второго элемента И, второй вход которого подключен к выходу дешифратора сравнения кодов, выход первогоэлемента И является выходом сигналаокончания работы устройства, выходпервого элемента ИЛИ соединен с единичным входом второго триггера, выходкоторого соединен с первыми входамитретьего и четвертого элементов И,выход первого триггера соединен с пер"выми входами пятого и шестого элементов И, вторые входы третьего и пятого элементов И соединены с первым,входом тактовых импульсов устройствавторые" входы четвертого и шестогоэлементов И соединены с вторым входом тактовых импульсов устройства,выходы третьего и четвертого элементов И соединены соответственно с входом считывания блока, памяти адресоввыходящих ветвей узлов сети и входомразрешения записи регистра адресавыходящей ветви, выход шестого элемента И соединен с вторым входом первого элемента И, выход которого соединен с входом считывания блока памяти адресов входящих ветвей узлов се"ти, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходомблока памяти адресов первой входящейветви узлов сети, выход седьмогоэлемента ИЛИ подключен к информационному входу регистра адреса входящей ветви, вход. разрешения записикоторого соединен с выходом пятогоэлемента И, выход шестого элемен"та.ИПИ подключен к нулевому входупервого триггера, о т л и ч а ю -щ е е с я тем, что, с це:,ью повыше.ния достоверности, в него введенывосьмой, девятый, десятый элементы ИЛИ и блок контроля; содержащийсчетчик адреса, первый и второйсчетчики, дешифратор переполнения,.первый и второй дешифраторы, элемент сравнения, регистр адреса начального узла сети, первый и второйтриггеры, с первого по пятый элемен"ты И, элемент ИЛИ, элемент НЕ, элемент задержки и элемент индикации,единичый вход первого триггера блокаконтроля является входом пуска контроля устройства, единичный выход первого триггера блока контроля соединенс первым входом первого элемента Иблока контроля, второй вход которогосоединен с вторым входом тактовых импульсов устройства, выход первогоэлемента И блока контроля соединенс входами счетчика адреса и элемента задержки блока контроля с третьимвходом третьего элемента ИЛИ и первымвходом восьмого элемента ИЛИ, выходкоторого соединен с входом считывания блока памяти адресов входящихветвей узлов сети,.выход счетчикаадреса блока контроля соединен с информационным входом регистра адресаначального узла сети блока контроля,с входом дешифратора переполненияблока контроля, с третьим входом второго элемента ИЛИ, с первым входом 15девятого элемента ИЛИ, с первым входомдесятого элемента ИЛИ, выход которого соединен с информационным входом регистра адреса конечного узласети, выход дешифратора переполнения 20блока контроля подключен к первомувходу второго элемента И и через элемент НЕ соединен с первым входомтретьего элемента И блока контроля,выход элемента задержки подключен 25к вторым входам второго и третьегоэлементов И блока контроля, выходвторого элемента И блока контроля соединен с нулевым входом первоготриггера блока контроля выход 30третьего элемента И блока контролясоединен с первыми входами четвертого и пятого элементов И блока контроля, вторые входы которых объединены и соединены с выходом элементовсравнения, выходы первого и второгодепйфраторов блока контроля подключены к соответствующим входам эле-.мента сравнения и соединены с третьими входами четвертого и пятого элементов И блока контроля соответственно, выход блока памяти адресовпервой выходящей ветви узлов сетиподключен к входу первого дешифратора блока контроля, выход блока памяти адресов первой входящей ветвиузлов сети соединен с входом второгодешифратора блока контроля, выходпятого элемента И блока контролясоединен с входом первого счетчикаблока контроля и входом разрешениязаписи регистра адреса конечного узла сети, а выход четвертого элемента И блока контроля соединен с вхо,дом разрешения записи регистра адреса начального узла сети и входомвторого счетчика блока контроля,выход которого соединен с первымвходом элемента ИЛИ блока контроля;второй вход которого соединен с выходом первого счетчика .блока контроля, выход элемента ИЛИ блока контроля соединен с единичным входом второго триггера этого блока, единичный выход которого соединен с входомэлемента индикации, выход девятогоэлемента ИЛИ подключен к адресномувходу блока памяти адресов входящихветвей узлов сети, выход второйлинии задержки соединен с вторымвходом восьмого элемента ИМИ, выходблока памяти адресов конечных узловветвей сети подключен к второму входу девятого элемента ИЛИ, второй.вход десятого элемейта ИЛИ являетсявходом задания адреса конечного узла сети устройства.1249529 Составитель И.Дубининедактор С,Патрушева Техред О,Гортвай ректор Е.Сирохман Зак ое ектная, 4 венно-полиграФическое предприятие, г.ужгор рои 326/50 Тираж ВНИИПИ Государствен по делам изобрет 13035, Москва, Ж,,а 8 дС СС 2 Я Ап Вс О ЮХ 671 Подого комитета СССРний и открытийаушская наб д,С дХ Х бАХ В 7