Устройство для сопряжения двух микро эвм с общей памятью

.В.Шпита Балдо Дж.,е различных односорных архитектурьности. Экспрессительная техника16. шан М.А., Сравнен кропроце 56) МарКонте Джшинных ми о их пр нформац 983, 11 изводите я "Вычис О,с.10 США В 4325116,13/00, 1984.ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ И ВТОРСКОМУ СВИДЕТЕЛЬСТ(71) Центральное котехнологическое бюрония с опытным произв(53) 681.325(088.8) 4) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВКРОЭВМ С ОБЩЕЙ ПАМЯТЬЮ(57) Изобретение относится к вычислительной технике и предназначенодля использования в микропроцессорных системах, содержащих два процессора, Основной целью изобретения является увеличение быстродействия прииспользовании общей памяти с одновременным упрощением протоколов обмена между микропроцессорными системами и общей памятью, причем одновременно один из процессоров можетфункционировать в режиме ВВОД, авторой - в режиме ВЫВОД, и наоборот.Устройство содержит два регистраадреса, два дешифратора адреса,две группы элементов И, два узла синхронизации, два узла формированиясигналов записи, два дешифратора,два элемента И, два элемента НЕ,триггер, элемент ИЛИ 1 з,п, ф-лы,7 ил.1280643 4 ИМ,Ю МИГ Е 3 фР 8 Иф СЮ МЛФ РЛЗР ХСИЛ Хююк ХСКП /ГЕН ,РАЯ1280643 Разр зю ие оставитель С.Пестмалехред Л.Сердюкова Корректо Решетни едактор Е.Ко Заказ 70 б 8 Проектная, 4 роизводственно-полиграфическое предприятие г/55 Тираж ВНИИПИ Государст по делам изобр 113035, Москва, 671 Подписноенного комитета СССРений и открытий35, Раушская наб., д. 4/580643 Общая память состоит из первого 23, второго 24, и третьего 25 узлов памяти. Элементы микропроцессорных систем содержат первый узел 26 согласования устройства для сопряжения с первой общей шиной 27 и второй узел 28 согласования устройства для сопряжения со второй общей шиной 29.Узел синхронизации содержит (фиг, 6) элементы И 30-34, элементы НЕ 35-37, шинный формирователь 38.Узел формирования сигналов записи содержит (фиг. 7) элементы И 39 и 40, элементы НЕ 41 и 42, шинные формирователи 43 и 44; Изобретение относится к вычисли- тельной технике и предназначено для использования в микропроцессорных системах, содержащих два процессора,.Цель изобретения - увеличение быстродействия при использовании общей памяти с одновременным упрощением протоколов обмена между микропроцессорными системами и общей памятьюНа фиг. 1 и 2 изображены функциональная схема устройства для сопряжения микропроцессорных систем с общей памятью, элементы микропроцессорных систем и общая память на фиг. 3 - временная диаграмма работы устройства для сопряжения микропроцессорных систем с общей памятью в режиме ввода информации в общую память, на фиг. 4 - то же, в режиме вывода информации из общей памяти на фиг. 5 - алгоритм работы микропроцессорных систем в режиме ввода и вывода информации; на фиг. 6 схема узла синхронизации; на фиг.7 схема узла Формирования сигналов записи.Устройство 1 для сопряжения микропроцессорных систем 2 и 3 с общей памятью 4 содержит (фиг. 1 и 2) первый регистр 5 адреса, первый 6 и второй 7 дешифраторы адреса, второй регистр 8 адреса, первый узел 9 формирования сигналов записи, первый узел 10 синхронизации, первую группу элементов И 11, вторую группу элементов И 12, второй узел 13 синхронизации, второй узел 14 формирования сигналов записи, первый 15 и второй 16 дешифраторы, первый 17 и второй 18 элементы НЕ, первый 19 и второй 20 элементы И, триггер 21, элемент ИЛИ 22. 5 10 15 20 25 30 35 40 45 50 55 2Регистры 5 и 8 адреса и дешифраторы 6 и 7 адреса предназначены для запоминания и дешифрации адресов ячеек общей памяти. Дешифраторы адреса представляют собой аналогичные схемы и обеспечивают дешифрацию трех старших разрядов А 13-А 15 адресного поля соответственно первой и второй микропроцессорных систем. Вьгход дешифратора "Банк" (" Банк " ") поступает на регистр адреса 5 (8), где запоминается совместно с младшими разрядами АО-Аадресного поля микропроцессорной системы 2 (3).1В устройстве младшие 13 адресовР /АО-А 12 (АО -А 12 ), предназначенные для прямой адресации данных внутри памяти (4 К 16-разрядньгх слов), поступают непосредственно с узлов согласования на регистр адреса, 3 старших разряда А 13-А 15 (А 13 -А 15 ) после узла согласования первоначально поступают на дешифратор адреса (1 из 8) и дальше запоминаются в регистре адреса, Запись в регистр осуществляется по переднему фронту сигнала КСИА. Таким образом, на вход одного из разрядов первого регистра поступает сигналБанк , а после записи на его выходе появляется соответствующий ему сигнал "Р Банк", который сохраняет свое значение до окончания цикла обмена. Для второго канала сигналаI/Р Банк формируется аналогично. Временные диаграммы этого процесса для различных циклов представлены на Фиг. 3 и 4. Кроме этого, на вход регистра адреса поступает сигнал "Разр. 1" ("Разр,2"), разрешающий подачу адреса для выбора соответствующей ячейки общей памяти 4, от регистра 5 (8) адреса. На вход регистра поступает также сигнал КСБРОС(КСБРОС ) с общей шины микропроцессорной системы 2 (3) для установки регистра в нулевое состояние. Выходной сигнал РАО (РАО ) регистра 5 (8) адреса поступает в узел 9 (14) формирования сигналов записи для указания с каким байтом информации (младшим или старшим) происходит обмен микропроцессорной системой 2 (3) при байтовых операциях. Выходные сигналы(РА 1-РА 10 и РА 1 -РА 10 побитно объединяются и подаются непосредственнона общую память для адресации ячееквнутри узлов памяти 23-25. Объединение выходов регистров возможно,.1280 так как используются элементы с состоянием высокого импеданса. Выходныесигналы РА 11, РА 12 (РА 11, РА 12 ) и"Р Банк"("Р Банк ") регистра 5 (8)адреса подаются на дешифратор 15 (16).5Узел 10 (13) синхронизации предназначен для выработки сигнала управления направлением передачи данных, сигнала синхронизации пассивного устройства, сигнала стробирования 10записи и согласованного сигнала синхронизации активного устройства.1На вход узла 10 (13) синхронизациипоступает сигнал синхронизации актив ного устройства КСИА (КСИА ), предназначенный для выработки сигналасинхронизации пассивного устройстваКСИП (КСИП ). На другой вход узласинхронизации поступает сигнал КВВОД(КВВОД ) с общей шины 27 (29) микро 1/ гопроцессорной системы 2 (3), предназначенный для формирования сигналовчтения информации из общей памяти 4.На вход узла синхронизации поступает также сигнал КВЫВОД (КВЫВОД ) собщей шины микропроцессорной системы 2 (3), предназначенный для формирования сигналов записи информациив общую память 4, а также поступаетсигнал "Р Банк" ("Р Банк ") для разрешения формирования сигналов КСИП("Разр. 2") служит для разрешенияформирования сигналов КСИП, "Разр,Зп","Пр/Пер ") в случае предоставлениядоступа микропроцессорной системы 402 (3) к общей памяти 4, Выходной дсигнал синхронизации пассивного уст -ройства КСИП (КСИП ) вырабатываетсяв ответ на сигналы КВВОД или КВЫВОД(КВВОД или КВЫВОД ) и является при-. 45знаком, что данные приняты Выходной сигнал "Разр. Зп" ("Разр. Зг. ")предназначен для формирования сигналов записи информации в общую память. Выходной сигнал "Пр/Пер"50("Пр/Пер ") обеспечивает формирование сигнала управления направлениемпередачи информации между общей памятью и микропроцессорной системой2 (3) при чтении или записи информации. Этот сигнал поступает на узел26 (28) согласования микропроцессорной системы 2(3). Выходной сигналСИА (СИА/) поступает на элементы НЕ643л,17 (18) и И 19 (20), На первые входы группы элементов И 11 и 12, состоящих из 16 элементов 2 И каждый, на первые входы поступают выходные дан/ ные Д Вых.О-Д Вых.15 (Д Вых.О -Д Вых.(15 ) микропроцессорных систем 2 (3) с узлов 26 (28) согласования, а вторые входы стробируются сигналами "Разр. 1" ("Разр. 2") с выходов триггера 21. Выходные сигналы групп элементов И 11 и 12 объединены попарно по схеме проводного ИЛИ за счет использования элементов с состоянием высокого импеданса (например К 155 ЛП 8) и подаются непосредственно на вход общей памяти 4. Дешифратор 15 (16) обеспечивает формирование сигналов разрешения выбора узлов 23-25 памяти ("Раэр. У 1 ", "Разр.У 2 ", "Разр.УЗ ") в выбранном банке общей памяти 4. На вход дешифратора 15 (16) поступают сигналы РА 11, РА 12 (РА 11 , РА 12 ) регистра 5 (8) адреса, которые представляют собой 11-е и 12-е разряды адресного поля общей шины 27 (29) микропроцессорных систем 2 (3). Кроме этого, дешифратор 15 (16) стробируется сигналом "Р Банк" ("Р Банк ") с выхода регистра 5 (8) адреса. Первые выход дешифратора 15 "Разр,У 1" соединяется с первым выходом дешифратора 16 "Разр,У 1" (проводное ИЛИ) и поступает на узел 23 памяти общей памяти 4. Второй выход дешифратора 15 "Разр.У 2" аналогично соединяется с вторым выходом дешифратора 16 "Разр. У 2 " (проводное ИЛИ) и подается на сегмент 24 общей памяти 4. Третий выход дешифратора 15 "Разр.УЗ" соединяется аналогично с третьим выходом дешифратора 16 "Разр.УЗ " (проводное ИЛИ) и поступает на сегмент 25 памяти общей памяти 4. Узел 9 (14) формирования сигнало записи предназначен для выработки записи информации/ЗП 1 (ЗП 1 ) для младшего байта и ЗП 2(ЗП 2 ) для старшего байта информационных слов, поступающих с микропроцессорной системы 2 (3) в общую память 4. При этом наличие активного значения сигнала КБАЙТ (КБАЙТ )./ поступающего с микропроцессорнойсистемы 2 (3) на вход узла 9 (14) формирования, является признаком работы с байтами. На другой вход узла 9 (14) формирования поступает сигнал РАО.(РАО ) с регистра 5 (8) адреса, который определяет работу смладшим или старшим байтами. Разрешенче ныдачи сигналов записи ЗП 1, ЗП 2 (ЗП 1 , ЗП 2 ) "Разр,ЗП" ("Разр,/ЗП ) поступает на вход разрешения записи узла 9 (14) формирования с выхода. узла 10(13) синхронизацииЭлементы НЕ 17 и 18, элементы И 19 и 20 и треггер 21 обеспечивают формирование сигналов "Разр.1" и "Разр.2", поступающих на регистр 5 (8)адреса, узел 10 (13) синхронизации и группы элементов И 11 (12) для разрешения обмена информацией между микропроцессорной системой 2 (микропроцессорной системой 3) и общей памятью 4. Они исключают одновременную подачу сигналов "Разр.1" и Разр. . Сигналы синхронизации ак тинных устройств СИА и СИЛ с выходов узлов 10 и 13 синхронизации поступают на соответствующие элементы НГ 17 и 18, а также на первые входы эпементов И 19 и 20, на вторые нходь которых поступают сигналы с выходов НЕ 17 и 18, При СИА У СИА на выходе элемента И 19 вырабатывается управляющий сигнал "Упр,2" который обеспечивает формирование сигнала "Разр.1" на единичном гыходе/ триггера 21. При СИА У СИА на выходе И 20 формируется сигнал "Упр.1" и фо мируется сигнал "Разр.2" на нулевом выходе триггера 21, В начальный момент времени, который соответствует СИА " СИА , управляющие сигналы "Упр. и "Упр," не нырабатынаются и триггер 21 может находиться в любам состоянии, При СИА У СИА сигналы "Упр.1 и "Упр,2" также не выра.батываются и триггер 1 сохранясзт свое пре,цыдущее состояние. Элемент ИЛИ 22 обеспечивает Формирование сигнала записи информации во второй узле 24 общей памяти 4 ,ЗП 1, ЗП 2) (ЗП 1 , ЗП 2 ), который может поступать как ат первого так и второго узла формирования сигналов записи. 30р"1"351140 Общая память 4 с.остоит из первого 23, второго 24 и третьего 25 узлов памяти, На информационные входы узлов поступают данные с выходов групп. элементов И 11 и 12 Д Вых,СОД Вых.С 15, на адресные входы узлов памяти поступает адрес с выхода регистра адреса РА 1-РА 10, на входы выборки узлов памяти поступают сигналы выбора узла с выхода дешифраторон 15 и 16 "Разр,У 1"у"Разр.У 1 ч, "Разр,У 2" Разр,У 2, "Разр.УЗ"у"Разр.УЗ".При этом выход "Разр.У 2"у"Разр.У 2 содержит два сигнала разрешения, так как второй узле памяти по объему в 2 раза больше чем первый или третий.На выход записи/считывания первого узла 23 памяти поступает сигнал записи только от второго узла 14 формирования сигналов записи. На вход записи/считывания узла 24 памяти поступают сигналы записи как из узла 9 формирования сигналов записи, так и из узла 14. На вход записи/считывания третьего узла 25 памяти поступает сигнал записи талька от первого узла 9 формирования сигналов записи. Выход узлов 23-25 памяти Д Вх.О-Д Вх.15 поступает на узлы 26 и 28 согласования микропроцессорных систем 2 и 3.Запрет записи информации в определенные области общей памяти для микропроцессорных систем позволяет повысить информационную надежность.Связь между двумя устройствами, подключенными к каналу, осуществляется по принципу активный - пассивный.В любой момент времени только одно устройство является активным, Активное устройство управляет циклами обращения к каналу, обслуживает прерывания от внешних устройств и кснтролирует пре,доставление прямого доступа к памяти., Пассивное устройство (например, память) является только исполнительным устройством, Оно может принимать или передавать информацию талька под управлением активного устройства.Связь через канал замкнута т.е,управляющий сигнал, переданаемьй активным устройством, должен поступить на ответный сигнал от пассивного устройства, Поэтому процесс обмена между устройствами не зависит от длины канала и времени отклика пассивного устройства (н пределах 10 мкс). Асинхронное выполнение операций передачи данных устраняет необходимость в тактовых импульсах, В результате этого обмен с каждым устройством может происходить с максимально возможным для данного устройства быстродействием. Обмен между двумя устройствами может выполняться как 16-разрядными словами так и байтами (8 разрядов).Общая шина обеспечивает три типаобмена данными - программный обмен,вывода, а не ввода, и вырабатывается при передаче данных и цикле вывода для указания, что выводится байт.Сигнал КСБРОС вырабатывается процессором, чтобы выполнить начальнуюы установку всех устройств, подключенных к каналу. Этот сигнал вырабатывается при каждом включении питания. Этот же сигнал может вырабатываться программно по команде или при пуске программы.Для выполнения любой команды процессору требуется выполнить хотя бы одну операцию обращения к каналу.Для некоторых команд требуется выполнить несколько операций, Первой такой операцией для всех команд является ввод данных из ячейки памяти. Если для выполнения команды не требуется обращаться за операндами к памяти или к внешним устройствам, дополнительных циклов канала не требуется. Если выполняется команда с обращением к памяти, то в этом случае могут выполняться любые из следующих циклов: ВВОД, ВВОД-ПАУЗА-ВЫВОД, ВЫВОД. Цикл ВВОД аналогичен операции считывания, цикл ВЫВОД - записи. Кроме того, цикл ВВОД-ПАУЗА-ВЫВОД включает ввод данных, выполнение арифметико-логических операций и вывод результата операции без повторений передачи адреса, т.е. результат записывается по адресу последнего выбранного операнда. Цикл ВВОД. Направление передачи при выполнении операций обмена данными определяется по отношению к активному устройству, При выполнении цикла ВВОД данные передаются от пассивного устройства к активному. Временная диаграмма выполнения цикла ВВОД представлена на фиг. 3. При этом в начальный момент времени Т выполняется цикл обмена между общей памятью и микропроцессорной системой 2. После окончания этого цикла осуществляется обмен межну общей памятью и микропроцессорной системой 3 (начало в момент Т ), Во время прохожде 2ния этого цикла в момент времени Т начинается обмен между общей памятью и микропроцессорной системой 2. При этом после окончания адресной части цикла вырабатывается сигнал "Разр, 1" только после окончания цикла об/мена (снятие сигнала КСИА ) между общай памятью и системой 3. Цикл обмена 7 1280643 8обмен в режиме прямого доступа и обмен в режиме прерывания программы,В предлагаемом устройстве используется программынй обмен - передача данных по инициативе и под управлениемпрограммы, Конструктивно общая шина27 (29) выполнена в виде печатнойплаты, обеспечивающей необходимыеэлектрические соединения между контактами розеток, к которым подключают ся различные устройства.Как адрес, так и данные (словаили байты) передаются по одним и темже 16-ти линиям адреса(данных КДА,Любой цикл обращения к каналу начинается с адресации пассивного устройства. После завершения адресной части цикла активное устройство выполняет прием или передачу данных, которые выполняются асинхронно и требуют 20ответа от адресуемого устройства.Функция синхронизации при передаче адреса и приеме/передаче данныхвыполняют сигналы управления каналом КСИА, КБАЙТ, КВВОД, КВЫВОД и 25КСИП.Сигнал синхронизации активногоустройства КСИА вырабатывается активным устройством. Передний фон этогосигнала означает, что адрес находится на линиях КДА. Сигнал КСИА сохраняет активный уровень до окончаниятекущего цикла обращения к каналам.Сигнал синхронизации пассивногоустройства КСИП информирует активноеустройство о том, что данные приняты с линий КДА или цанные установлены на информационных линиях. Этотсигнал вырабатывается в ответ на сигнал КВВОД и КВЫВОД. Сигнал КВВОД вырабатьвается во время действия сигнала КСИА и означает ввод данных поотношению к активному устройству. Онвырабатьвается когда активное, устройство готово принять данные от пассивного.Сигнал КВЫВОД означает, что поотношению к активному устройству выполняется операция вывода, и на линиях КДА помещены истинные данные. ЮПассивное устройство, отвечая на сигнал КВЫВОД, должно вырабатывать ответный сигнал КСИП, чтобы завершитьоперацию передачи данных,55Сигнал вывода байта КБАЙТ используется в двух случаях: он вырабатывается в адресной части цикла дляуказания, что далее следует операция12806 9между общей памятью и системой 2 приэтом увеличивается на время Т.Порядок операций в режиме ВВОДследующий,Система (активное устройство) в адресной части передает по линиямКДА адрес. Не менее чем через 150 нспосле установки адреса активное устройство вырабатывает сигнал КСИА,предназначенный для запоминания адреса во входной логике выбранного устройства. Пассивное устройство дешифрирует адрес и запоминает его. Активное устройство снимает адрес с линийКДА и вырабатывает сигнал КВВОД, сигнализируя о том, что оно готово принять данные от пассивного устройства,и ожидает поступления сигнала КСИП.Пассивное устройство помещает данные на линии КДА и вырабатывает сигнал КСИП; сигнализирующий о том, чтоданные находятся в канале. Если сигнал КСИП не вырабатывается в течение 10 мкс после выработки сигналаКВВОД, то активное устройство систе 25мы переходит к обслуживанию внутреннего прерывания по ошибке обращениякшине. Активное устройство принимает сигнал КСИП, принимает данные,снимает сигнал КВВОД. Пассивное устройство снимает сигнал КСИП, завершая операцию передачи данных. Активное устройство снижает сигнал КСИАпо заднему фронту сигнала КСИП, завершая тем самым цикл ВВОД.Цикл ВЫВОД. Данные передаются отактивного устройства к пассивному.Временная диаграмма выполнения цикла ВЫВОД представлена на фиг.4. Последовательность обмена в моментывремени Т, Т, Т аналогична циклу ВВОД. 35 40 45- Формула изобреения 50 55 Порядок операций в режиме ВЬ 1 ВОД следующий.Активное устройство в адресной части цикла передает по линиям КДА адрес. Не менее чем через 150 нс после уСтановки адреса вырабатывается сигнал КСИА. Пассивное устройство дешифрует, адрес и запоминает его. Активное устройство снимает адрес с линии КДА. Активное устройство помещает данные на линии КДА и вырабатывает сигнал КВЫВОД, означающий, что на линиях ДА помещены дан%ные, Пассивное устройство принимеет данные с линий КДА и вырабатывает сигнал КСИП, означающий, что данные 43 10приняты пассивным устройством, Еслисигнал КСИП не вырабатывается в течение 10 мс после выработки сигналаКВЫВОД, то система переходит на обслуживание внутреннего прерыванияпо ошибке обращения к каналу. Активное устройство, получив сигнал КСИП,снимает сигнал КВЫВОД и через 250 нспосле поступления сигнала КСИП с линий КДА снимаются данные. Пассивноеустройство снимает сигнал КСИП, завершая операцию приема данных. Активное устройство снимает сигнал КСИА,завершая цикл шины ВЫВОД.Сигнал КБАЙТ в части передачи данных может быть как пассивным, так иактивным, определяя тем самым вывод16-разрядного слова или вывод байта.В цикле ВВОД-ПАУЗА-ВЫВОД адреснаячасть и ввод данных выполняетсяаналогично циклу ВВОД. Однако сигналКСИА остается активным и после окончания ввода данных, что позволяетосуществлять вывод модифицированныхданных без повторения адресной частицикла.На фиг. 5 приведен алгоритм реализации циклов ВВОД и ВЫВОД, которыйсоответствует описанным режимам ВВОДи ВЬфОД,НА фиг. 3 и 4 приведены временные диаграммы обмена информацией между активным устройством микропроцессорных систем 2 и 3 и устройством 1 для сопряжения микропроцессорных систем с общей памятью соответственно в режимах ВВОД и ВЫВОД, Одновременно один из процессоров может функционировать в режиме ВВОД, а второй - в режиме ВЫВОД и наоборот. Кроме .этого, в режиме ожидания доступа к общей памяти может находиться как первая, так и вторая микропроцессорная системы. 1. Устройство для сопряжения двух микроЭВМ с общей памятью, содержащее два регистра адреса, два дешифратора адреса, две группы элементов И, причем установочные входы первого и второго регистров адреса являются входами устройства соответственно для подключения к установочным выходам первой и второй микроЭВМ, первые информационные входы первого и второго регистров адреса являются входами устройства для подключения к младшим11 :128064312 устройства для подключения к второмувходу записи-чтения общей памяти, выход элемента ИЛИ является выходомустройства для подключения к третьему входу записи-чтения общей памяти,первые, вторые и третьи выходы первого и второго дешифраторов являются выходами устройства для подключения к первому, второму и третьему разрядам адресных выходов первой ивторой микроЭВМ соответственно, входы первого и второго дешифраторовадреса являются адресными входамиустройства для подключения к старшимразрядам адресных выходов первой ивторой микроЭВМ, первые входы элементов И первой и второй групп образуют первую и вторую группы входов устройства для подключения к группам 10 входам выборки общей памяти соответственно, вторые синхровыходы первогои второго узлов синхронизации являются выходами устройства для подключения к входам приема-передачи первой информационных выходов первой и второй микроЭВМ соответственно, группамладших разрядов информационных выходов первого и второго регистров адреса образует группу выходов устрой и второй микроЭВМ соответственно, при этом первые информационные выходы первого и второго регистров адреса соединены с информационными входами первого и второго узлов формирования ства для подключения к группе адресных входов общей памяти, выходы элементов И первой и второй групп образуют группу выходов устройства для подключения к группе информационных 20 сигналов записи соответственно, вховходов общей памяти, входы записи пер- ды разрешения записи которых соедипервого и второго регистров адреса иены с третьими синхровыходами перявляются входами устройства для под- вого и второго узлов синхронизацииключения к синхровыходам первой и соответственно, четвертые. синхровывторой микроЭВМ, при этом выходы пер ходы которых соединены с входами пер 1вого и второго дешифраторов адре- вого и второго элементов НЕ соответса соединены с вторыми информацион- ственно и с первыми входами первогоными входами первого и второго ре- и второго элементов И соответственно,гистров адреса соответственно, о т - выходы которых соединены с единичнымл и ч а ю щ е е с я тем, что, с це- З 0 и нулевым входами триггера соответлью увеличения быстродействия, в ственно, единичный и нулевой выходыкоторого соединены с вторыми вхоустройство введены два узла синхродами элементов И первой и второйнизации, два узла формирования сигнагрупп соответственно, с входамилов записи, два дешифратора, триггер,блокировки первого к второго узловдва элемента И, два элемента НЕ, эле- синхронизации соответственно, с размент ИЛИ, причем входы запуска перво- решающими входами первого и второгого и второго узлов формирования сиг- регистров адреса, соответственно,налов записи являются входами устрой- группы старших разрядов информаиионства для подключения к выходам Фор ных выходов которых соединены с групмата данных первой и втюрой микроЭВМ пами информационных входов первогосоответственно, первые и вторые входы и второго дешифраторов соответствензапуска первого и второго узлов син- но, стробирующие входы которых соехронизации являются входами устрой- динены с вторыми информационными выства для подключения к выхо ам ввова для подключения к выходам вво ходами первого и второго регистров,адреса соответственно, и с первымиЭВМ соответственно, первые синхровы- синхровходами первого и второго узходы первого и второго узлов синхро- лов синхронизации соответственно,низации являются выходами устройства вторые синхровходы которых соединеныдля подключения к синхровходам пер с входами записи первого и второговой и второй микроЭВМ соответственно, регистров адреса соответственно, вывыход первого узла формирования сиг- ходы первого и второго элементов НЕналов,записи соединен с первым входом соединены с вторыми входами второгоэлемента ИЛИ и является выходом уст- и первого элементов И соответственно.ройства для подключения к первому 55., 2. Устройство по и. 1, о т л и -входу записи-чтения общей памяти, ч а ю щ е е с я тем, что узел форвыход второго узла формирования сиг- мирования сигналов записи содержитналов записи соединен с вторым вхо- два элемента И, два элемента НЕ идом элемента ИЛИ и является выходом два шинных формирователя, выходы ко128064 1 З торых образуют выход узла, а управляющие входы объединены и являютсявходом разрешения записи узла, выходы первого и второго элементов И соединены соответственно с информационными входами первого и второго шинных формирователей, первые входы первого и второго элементов И соединены з14с выходом первого элемента НЕ, вход которого является входом запуска узла, второй вход первого элемента И соединен с выходом второго элемента НЕ, вход которого и второй вход второго элемента И объединены и являются информационным входом уз