Устройство для деления чисел

А 1 ГОСУДАРСТВЕННЫЙ КОМГЮ ИЗОБРЕТЕНИЯМ И ОТНЯИ ГННТ ССОР ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Научно-исследовательский институт электронных вычислительных машин г. Минск(56) Авторское свидетельство СССР У 802962, кл. О 06 Р 7/52, 1978,Авторское свидетельство СССР. У 1249551, кл. С 06 Р .7/52, 1984,. Авторское свидетельство СССР й 1417010, кл. С 06 Г 7/52, 1986 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ 80173 4р 1) С 067/52 2(57) Изобретение относится к вычислительной технике и может быть использовайо в быстродействующих арифмети,. ческих устройствах для выполнения операции деления чисел. Цель изобре" тения - повышение быстродействия устройства за счет сокращения числа так" той его работы. Устройство содержит регистр 1 делимого, регистр 2 делителя, сумматор 3 частного, сумматор 9 принудительного округления делителя, блок 11 деления усеченных чисел, блок 4 умножения, три вычитателя. 5-7, два коммутатора 10,15, блок 16" управления и нововведенный третий коммутатор 8. 4 ил.19 17358 управляющими входами первого и второго коммутаторов и с входом разрешения записи сумматора частного,третий . выходблока управления соединен с входом разрешения записи регистра дели"5 мого и регистра цифр частного, четвертый выход блока .,управления являет ся выходом сигнализации окончания деления устройства, выходы сумматора частного являются выходами частного устройства, выход старшего разряда третьего вычитателя соединен с третьим управляющим входом второго коммутатора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия 44 20устройства, оно содержит третий коммутатор, инФормационные входы первойгруппы которого соединены с выходами старших разрядов регистра делителя,информационные входы второй группыкоммутатора соединены с выходами старших разрядов делителя через шинуданных устройства, выходы третьегокоммутатора соединены с входами сум матора принудительного округленияделителя, первый и второй управляю"щие входы третьего коммутатора соединены с первым и вторым управляющимивходами первого коммутатора соответственно.1358 М Са онов Составитель Э. ф а Редактор Л.Гратилло Техред Л.Олийнык Корректор И.СгмборскаПри ГКНТ СССР ская зводственно"издательский комбинат "Патент", г, Ужгород, уп. Г а, 101 аказ 1816 ТиражНИИПИ Государственного комитета113035, Москва,изоб , Ра Подписное и открытиямаб., д. 4/55 1 О 15 Ю 25 35 40 45 317Изобретение относится к области вычислительной техники и может быть применено, в быстродействующих арифметических устройствах для выполнения операции деления чисел.Известно устройство для деления, содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного округления, блок де" ления усеченных чисел, блок умножения, сумматор, вычитатель, коммутат р и блок управления.Недостатком этого устройства яв. ляется низкое быстродействие, вызванное большой длительностью такта формирования К цифр частного и остатка.Известно также устройство для деления чисел, содержащее регистр делителя, регистр делимого, сумматор частного, сумматор принудительного округления делителя, блок деления усеченных чисел, блок умножения, два вычитателя, коммутатор и блок управления.Хотя быстродействие данного устройства несколько выше по. сравнению с рассмотренным, но и оно имеет низкое быстродействие из-за большой, длительности такта.Наиболее близким к изобретениюпо технической сущности является устройство для деления чисел, формирующее в каждом такте К цифр частно 1 иго (26 К 6-т-, и - разрядность делимого и делителя; х- ближайшее целое, большее или равное х) и содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного округления делителя, блок деления усеченных чисел, блок умножения, регистр цифр частного, три вычитателя, два коммутатора, блок управления, причем шина данных устройства соединена с информационными входами регистра делителя и с информационными входами первой группы первого коммутатора, выходы, первого коммутатора соединены с информационными входами регистра делимого, выходы . которого соединены с входами уменьша" емого первого выцитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножения соответственно выходы разности и заема первого вычитателя соединены с входами уменьшаемого 358 М4 и вычитаемого второго вычитателя,выходы которого соединены с информационными входами второй группы первого коммутатора, входы первой группыблока умножения соединены с выходамирегистра делителя, выходы старшихразрядов которого соединены с входами сумматора принудительного округления делителя вход переноса которогосоединен с входом логической единицыустройства, выходы сумматора принудительного округления делителя соединены с входами делителя блока деле"ния усеченных чисел, входы делимогокоторого соединены с выходами второгокоммутатора, выходы блока деленияусеченных чисел соединены с информационными входами регистра цифр частного, выходы которого соединены свходами второй группы блока умножения и с входами младших разрядов сумматора .частного, выходы старших разрядов разности и заема первого вычи-тателя соединены с входами уменьшаемого и вычитаемого третьего вычитателя соответственно, вход заематретьего вычитателя соединен с вхо-. дом логической единицы. устройства,Ювыходы младших разрядов третьего вычитателя соединены с информационными входами первой группы второго коммутатора, информационные входы второй группы которого соединены с выходами старших разрядов шины данных устройства, вход синхронизации которого соединен с синхровходами регистров делимого и делителя, сумматора частного, регистра цифр частного и блока. управления, первый выход блока управ.- ления соединен с входом разрешения записи регистра делителя, второй вы= ход блока управления соединен с первыми управляющими входами первого иФ второго коммутаторов и с входом установки в нуль сумматора частного третий управляющий вход соединен с вторыми управляющими входами первогои второго коммутаторов и с входом,разрешения записи сумматора. частного,четвертый вход блока управления сое" динен с входом разрешения записи регистра делимого и регистра цифрчастного, пятый выход блока управле"ния является выходом сигнализацииокончания деления устройства, выходысумматора частного являются выходамичастного устройства, выход старшегоразряды третьего выцитателя соединенс третьим управляющим входом второго коммутатора.Недостаток известного устройства - относительно низкое быстродействие, так как старшие К цифр частного формируются в течение двух первых тактов его работы (в первом такте происходит загрузка регистра делителя, а во втором - загрузка регистра делимого и одновременное формирование К цифр частного).Цель изобретения - повышение быстродействия устройства за счет сокращения числа тактов его работы.Поставленная цель достигается тем, что в устройство для деления чисел, содержащее регистр делимого, регистр делителя, сумматорчастного, сумматор принудительного. округления делителя, блок деления усеченных чисел, блок умножения, регистр цифр частного, три вычитателя, два коммутатора и блок управления, причем выходы делителя и делимого через шину данных устройства соединены с информационными входами регистра делителя и с информационными входами первой группы первого коммутатора, выходы первого коммутатора соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и:. второй групп блока умножения соответственно, выходы разности и заема пер-. воговыцитателя соединены с входами уменьшаемого и вычитаемого второго вычитателя соответственно, выходы которого соединены с информационными входа- ми второй группы первого коммутатора, входы первой группы блока умножения соединены с выходами регистра делителя, вход логической единицы устрой.ства соединен с входом пере-: .носд сумматора принудительного ок" ругления делителя, выходы которого соединены с входами делителя блока .деления усеченных чисел, входы делимого которого соединены с выходами втррого коммутатора, выходы блока деления усеченных чисел соединены с информационными входами регистра цифр частного, выходы которого соединены с входами второй группы блокаумножения и с входами младших раз рядов сумматора частного, выходы стаэших разрядов разности и. заема первого вычитателя соединены с входами уменьшаемого и вычитаемого третьего вычитателя соответственно, входзаема третьего вычитателя соединен свходом логической единицы устройства,выходы младших разрядов третьеговычитателя соединены с информационными входами первой группы второгокоммутатора, информационные входывторой группы которого соединены свыходами старших разрядов делимогочерез шину данных устройства, входсинхронизации которого соединен ссинхровходами регистров делителя иделимого, сумматора частного, регистра цифр частного и блока управления,первый выход блока управления соединен с входом разрешения записи ре О гистра делителя и с входом установкив нуль сумматора частного, а также спервыми управляющими входами первогои второго коммутаторов, второй выходблока управления соединен с вторыми д управляющими входами первого и второго коммутаторов и с входом разрешения записи сумматора частного,третий выход блока управления соединен с входом разрешения записи регистра делимого. и регистра цифр частно- го, четвертый выход блокауправленияявляется выходом сигнализации окончания деления устройства, выходы сумматора частного являются выходамичастного устройства, выход старшего 35 разряда третьего вычитателя соединен с третьим управляющим входом второго коммутатора дополнительно вве".ден третий коммутатор, информационные входы первой группы которого сое 1 ф динены с выходами старших разрядоврегистра делителя, а информационныевходывторой группы " с выходамистарших разрядов делителя черезшину данных устройства, выходы треть- его коммутатора соединены с входамисумматора принудительного округленияделителя, первый и второй управляющиевходы третьего коммутатора. соединеныс первым и вторым управляющими входа-,ф ми первого коммутатора соответственно.На фиг.1 приведена структурнаясхема устройства для деления чисел;на фиг.2 - функциональная схема третьего коммутатора; на фиг.3 - функциональная схема блока управления; на фиг.4 - микропрограмма работы устройства.с информационными входами регистра 1делимого, выходы 21 которого соедине-.ны с входами уменьшаемого первоговычитателя 5, входы вычитаемого изаема которого соединены с выходами30 и 31 первой и второй групп блока4 умножения соответственно, входыпервой группы блока 4 умножения сое динены с выходами 22 регистра 2 делителя, выходы 23 старших разрядов которого соединены с информационнымивходами первой группы третьего коммутатора 8, информационные входы втоРой группы которого соединены с выходами 41 старших разрядов шины 17данных устройства, выходы 24 третьего коммутатора 8 соединены с входамисумматора 9 принудительного округ, ления делителя, вход переноса которого соединен с входом 19 логической;единицы устройства, выходы 25 сумматора 9 принудительного округленияделителя соединены с входами делите ля блока 11 деления усеченных чисел,входы делимого которого соединены свыходами 27 второго коммутатора 10,выходы 28 блока 11 деления усеченныхчисел соединены с информационными З 0 входами регистра 14 цифр частного,выходы 29 которого соединены с. входами второй группы блока 4 умноженияи с выходами младших разрядов сумматора 3 частного, входы уменьшаемого ивычитаемого третьего вычитателя 7 З 5 соединены с выходами 34 и 35 старшихразрядов разности и заема первоговычитателя 5 соответственно, выходы37 младших разрядов третьего вычитателя 7 соединены с информационными 40 входами первой группы второго коммутатора 10, информационные входы второй группы которого подключены к выходам старших разрядов шины 17 данныхустройства, вход заема третьего вычи тателя 7 соединен с входом 19 логической единицы устройства, выход 38старшего разряда третьего вычитателя7 соединен с третьим управляющим входом второго коммутатора 10, синхро входы регистров 1,2 и 14, сумматора3 частного и блока 16 управлениясоединены с входом 18 синхронизацииустройства, первый выход 42 блока16 управления соединен с входом раз- М решения записи регистра 2 делителяи с входом установки в нуль сумматора 3 частного, а также с первыми управляющими входами коммутатооов 8,71735844Устройство для деления содержитфиг,1) регистр 1 делимого, регистр2 делителя, сумматор 3 частного, блок4 умножения, вычитатели 5-7 с первого по третий соответственно, третийкоммутатор 8, сумматор 9 принудительного округления делителя, второй коммутатор 10, блок 11 деленияусеченных чисел, состоящий йз узла.12 вычисления обратной величины иузла 13 умножения, регистр 14 цифрчастного, первый коммутатор 15, блок16 управления, шину 17 данныхустройства, вход 18 .синхронизацииустройства, вход 19 логической единицы устройства, выход 20 частногоустройства, выходы 21 регистра 1 делимого, выходы 22 регистра 2 делите.- ля, выходы 23 старших разрядов регистра 2 делителя, выходы 24 третьего коммутатора 8, выходы 25 сумматора 9 принудительного округленияделителя, выходы 26 узла 12 вычислейия обратной величины, выходы 26 узла 12 вычисления обратной величины,выходы 27 второго коммутатора10, выходы 28 узла 13 умножения (они же являются и выходами блока 11 деления усеченныхчисел), выходы 29 регистра 14 цифрчастного, выходы 30 и 31 первой ивторой групп блока 4 умножения соответственно, выходы 32 и 33 разностии заема первого вычитателя 5 соответственно, выходы 34 и 35 старшихразрядов разности и заема первого.вычитателя 5 соответственно, выходы36 второго вычитателя 6, выходы 37разрядов третьего вычитателя 7, выход 38 старшего разряда третьеговычитателя 7 выходы 39 первого коммутатора 15, выходы 40 старших разрядов делимого шины 17 данных устрой"ства, выходы 41 старших разрядов делителя шины 17 данных устройства,выходы 42-45 с первого по четвертыйблока 16 управления соответственно.Шина 17 данных устройства соедине"на с информационными входами .Разрядов регистра 2 делителя и с информационными входами первой группы первого коммутатора 15, информационныевходы второй группы которого соединены с выходами 36 второго вычитателя 6, входы уменьшаемого и вычитаемо. го которого соединены с выходами 32и 33 разности и заема первого вычитателя 5 соответственно, выходы 39первого коммутатора 15 соединены584410 10 15 20 25 30 Э 5 ном коде (в виде двух чисел). Блок 440. умножения комбинационного типа может умножителей,43 С помощью вычитателя 5 формируется значение очередного остатка в:а на его входы вычитаемого и заема подается с выходов 30 и .31 блока 55 4 значение произведения делителя на9 17310 и 15, второй выход 43 блока 16управления соединен с вторыми управляющими входами коммутаторов 8,10и 15 и с входом разрешения записисумматора 3 частного, третий выход 44 .блока 16 управления соединен с входом разрешения записи регистра 1делимого и регистра 14 цифр частного, четвертый выход 45 блока 16 управления является выходом сигнализацииокончания деления устройства.,В блоке 11 деления усеченных чисел входа узла 12 вычисления обратнойвеличины являются входами делителяблока 11, а выходы 26 соединены свходами первой группы узла 13 умножения, вхсды второй группы которогоявляются входами делимого блока 11,выходы узла 13 умножения являются вы-,ходами 28 блока 11.Рассмотрим теперь Функциональноеназначение и реализацию основных узлов .и блоков предлагаемого устройства для деления чисел.Регистры 1 и 2 делимого и делителя предназначены для хранения двоичных кодов делимого (остатков) и делителя соответственно.Регистр 1 делимого (и+1)-разряд- .ный, из которых один разряд расположен слева от запятой, а остальныесправа от. запятой. Регистр 2 делителя содержит и разрядов, которые всерасположены справа от запятой. Впервом такте работы устройства вэти регистры загружаются и-разрядные двоичные коды дробных частейделимого и делителя, которые являютсяправильными положительными дробями,причем дробная часть делимого загру" .жаются в а разрядов регистра 1, рас"положенных справа от запятой, с одновременной записью нуля в разряд, 1расположенный слева от запятой.Предполагается что все регистры.устройства реализованы на двухтактных синхронных 0 Ч-триггерахЗаписьинформации в регистры производитсяпо синхроимпульсу при наличии разрещающего потенциала на их Ч-.входах. 50Сумматор .3 частного предназначендля хранения частного. Он такжеучаствует при выполнении операцииделения в процессе Формирования пра"вильного значения частного. После .завершения деления образованное в сум"маторе 3 частное поступает на выход20 частного устройства. Как и в про" тотипе, сумматор 3 частного может быть построен на комбинационном сумматоре в регистре. Обнуление сумматора 3 производится путем подачи с входа 18 устройства импульса на его синхровход и разрешающего потенциала с первого выхода 42 блока 16 управления.Запись информации в сумматор 3также осуществляется .по .синхроимпульсу при наличии разрешающего потенциала на его входе разрешения записи, который соединен с вторым выходом 43 блока. 16 управления. В ходе выполнения собственно деления чисел в каждом такте работы устройства в сумматоре 3 частного осуществляется прибавление к его содержимому, сдвинутому на Кразрядов в сторону старших разрядов, значения К очередных цифр частного, поступающих на входы его младших разрядов с выходов 29 регистра 14 цифр частного (старшая цифра из К очередйых цифр частного является корректирующей для частного, сформирбванного к данному моменту в сумматоре 3 частного).В блоке 4 осуществляется перемножение К-разрядного частного, сформированного на выходах 29 регистра 14 цифр частного и поступающего на вхо-,:; ды второй группы блока 4 умножения и а-разрядного делителя, хранимого в регистре 2 и поступающего на входы первой группы блока с выходов 22 регистра 2. На выходах 30 и 31 первой и второй групп блока 4 умножения образуется произведение в двухрядбыть разработан известными методами и может быть реализован в виде совокупности из и/КК-разрядных двоичных двухрядном коде (на выходах 32 вычитателя 5 образуется значение разности,а на выходах 33 ; значение заема остатка). На входы уменьшаемого вычитателя 5 поступает с выходов 21 реги-. стра 1 значение текущего остатка,К цифр частного в двухрядном коде,Как и в прототипе, первый вычитатель5 комбинационного типа без распростра17358412нения заема и может быть реализованна одноразрядных двоичных вычитателях.Второй вычитатель б осуществляетпреобразование двухрядного кода очередного остатка, образованного на выходах 32 и 33 первого вычитателя 5,в однорядный код. Он является вычитателем комбинационного типа с распространением заема. С выходов 36второго вычитателя б значение очередного остатка в однорядном коде запи-.сывается в регистр 1 делимого.С помощью третьего вычитателя 7,второго 1 О и третьего 8 коммутаторовсумматора 9 принудительного.округле.ния делителя и блока 11 деленияусеченных чисел, состоящего из узла12 вычисления обратной величины иузла 13 умножения, .в устройстве позначению старших разрядов делимого(остатка) и делителя формируетсяК двоичных цифр частного, причем егоформирование происходит параллельно с работой второго вычитателя 6,на выходах 36 которого образуется значение очередного остатка в одноряд"ном коде. Если делимое Х и делительУ - правильные нормализованные двоичные дроби, т.е. 1/2 6 Х,У с 1, тодляполучения в устройстве К очередныхцифр частного (один разряд - слеваот запятой, остальные - справа от эзапятой) с точностью до единицы ихмладшего разряда с весом 2достаточно обрабатывать в блоке 11 К+4старших разрядов остатка (один разряд ", слева от запятой, остальныеразряды - справа от запятой) и К+3старших разрядов делителя (все разря;ды справа от запятой). А чтобы значение этих К цифр. частного не превыша-ло истинное значение, т.е. чтобы былоравно истинному значению или быломеньше его на единицу младшего раз.ряда с весом 2 " 1, в сумматоре 9осуществляется принудительное увеличение значения старших разрядов делителя на единицу их младшего разряда, а в третьем вычитателе 7 производится принудительное уменьшение зна-чения старших разрядов остатка наединицу их младшего разряда. 8 ычитатель 7 комбинационного типас распространением заема. На еговходы уменьшаемого и вычитаемого свыходов 34 и 35 старших разрядоввычитателя 5 подается значение К+5 старших разрядов (два разрядаслева от запятой, остальные - спра"ва от запятой) разности и заема двухрядного кода очередного остатка, образованного на выходах 32 и 33 вычитателя 5. На выходах 37 вычитателя7 образуется К+4 младших разрядов,рядного результата, Вход заема вычитателя 7 соединен с входом 19 логической единицы устройстВа.фактически с помощью вычитателя 7в устройстве осуществляется опережающее формирование значения старшихразрядов очередного остатка в однорядном коде, так как малоразрядныйвычитатель 7 работает быстрее много О разрядного вычитателя 6.С помощью третьего коммутатора 8осуществляется передача на входы сумматора 9 принудительного округленияделителя значения К+3 старших разряд дов (все разряды - справа от запятой) кода делителя либо шины 17 данных устройства, либо с выходов 23регистра 2. На. фиг 2; приведена функциональная схема коммутатора, которыйсодержит К+3 логических элементов46 2 И-ИЛИ.Коммутатор 8 работает следующимобразом. Если на его первом управляю.-.щем входе, который подключен к первому выходу 42 блока 16 управления, З 5 присутствует сигнал логической единицы, то на выходы 24 коммутатора 8с выходов 41 старших разрядов дели"теля шины 17 данных устройства передается значение К+3 старших разрядов 1 О делителя (все разряды. - справа отзапятой). Если же на второй управляю"щий вход коммутатора 8, который подключен к второму выходу из блока 16управления, поступает сигнал логичес ф кой единицы, то на выходы 24 комму.=татора 8 передается значение К+3старших разрядов делителя (все разряды - справа от запятой) с выходов23 регистра 2 делителяИСумматор 9 (К+3)-разрядный комбинационного типа. На его вход переноса с входа 19 устройства поступает сигнал логической единицы с весомк-з)2 . На выходах 25 сумматора 9 образуется (К+4)-разрядный результат (один разряд - слева от запятой, а остальные - справа от запятой), кото. а5 который подключен к третьему выходу44 блока 16 управления.С помощью первого коммутатора 15осуществляется передача на информационные входы регистра 1 либо делимого с шины 17 данных устройства, когда на первом выходе 42 блока 16 управления сформирован сигнал логической единицы, либо однорядного кодаостатка, образованного на выходах36 второго вычитателя 6, когда навтором выходе 43 блока 16 управленияимеется сигнал логической единицы.Коммутатор 5 может быть реализованна элементах 2 ИИЛИ,35 Блок 16 управления координируетработу всех узлов и блоков устройст-.ва при выполнении на нем операции деления чисел, Как и в прототипе, онможет быть реализован различными меО тодами. На Фиг.3 в качестве примераприведена реализация блока 16 управления на счетчике 47 и памяти 48 мик;рокоманд, Счетчик 47 накапливающеготипа предназначен для ес ественной ф адресации микрокоманд. Вход счетасчетчика 47 Соединен с входом 18синхронизации устройства, В качестве памяти 48 микрокоманд может бытьприменена быстродействующая постоф янная память емкостью (М+2)х 4, где рый далее поступает на входы делителя блока деления усеченных чисел,С помощью коммутатора 1 О осуществляется передача на входы делимогоблока 11 деления усеченных чисел значения (К+4)-разрядного кода (одинразряд - слева от запятой, а остальные -, справа от запятой), Коммутатор10 работает следующим образом. Еслина его первом управляющем входе, который подключен к первому выходу 42блока 16 управления,присутствуетсигнал логической единицы, то на выходы 27 коммутатора 10 с выходов 40старших разрядов делимого шины 17 данных устройства подаются К+3 старшихразрядов делимого (один разрядслева от запятой, остальные - справа), так как в первом такте К цифр 20частного формируется по однорядномукоду остатка, Если же на второй управляющий вход коммутатора 10, который подключен к второму выходу 43блока 16 управления, поступает сигнал логической единицы, а на третьемуправляющем входе, который соединенс выходом 38 старшего разряда вычитателя 7, присутствует сигнал логического нуля, то к его выходам 27 под- . ключаются информационные входы первой группы, на которые подается с выходов 37 значение К+4 младших разрядов результата вычитателя 7 (один разряд - слева от запятой, а все остальные разряды - справа от запятой), " Если же в этом случае на третьем управляющем входе коммутатора 10 при-, сутствует сигнал логической единицы, .то передача информации на его выходы 27 с информационных входов первой группы блокируется, т.е. на выходах 27 .коммутатора 10 формируется нулевой; о.ооооД к+4В блоке 11 осуществляется деление (К+4)-разрядных двоичных чисел (один их разряд - слева от запятой, а все остальные - справа от запятой) с образованйем на выходах 28 К цифр частного.В блоке 11 деление осуществляется путем умножения значения делимого на значение обратной величины дели, теля.Для этого блок 11 содержит комбинационный узел 12 вычисления обратной величины (на его выходах 26 образуется (К+2)-разрядный код старших разрядов обратной величины) и комбинационный узел 13 умножения. Узел 2 может быть реализован подобно описанному или же совместно с сумматором ." 9 на ПЗУ по соответствующей таблице истинности, Блок 11 деления усеченных чисел может быть реализован и другими способами, например в виде одно. тактной делительной матрицы, реализующей алгоритм деления с восстановлением или без восстановления остатка.Регистр 14 предназначен. для временного хранения сформированных на выходах 28 блока 11 К .очередных цифр частного. Запись в него информации производится по синхроимпульсу при наличии на его входе разрешения записи сигнала логической единицы,и М =- число тактов собствен"К но деления, в течение которых в устройстве Формируется М(К)+1цифр частного;Х( - ближайшее целое, большее или равное Х, В самом начале работы устройства счетчик 47 устанавливается в некоторое исходное41 шины данных 17 устройства, навыходах 28 блока 11 деления усеченных чисел Формируется значение Е 1самых старших К циФр частного, регистры 1,2 и 14 подготовлены к приемуинформации, а сумматор 3 частного ". кобнулейию. С приходом первого импульса на вход 18 синхронизации устройст 1 ц ва осуществляется запись двоичныхкодов делимого Х и делителя Т врегистры 1 и 2 соответственно, в регистр 14 - значения 21 самых старшихК цифр частного 2 и обнуление сумма 15 тора 3 частного, счетчик 47 блока 16управления устанавливается в состоя"ние ,После завершения действия первогоимпульса на входе 16 синхронизации2 О устройства первый такт работы устройства заканчивается,Во втором такте в первом из И тактов собственно деления работы устрой-,ства на втором 43 и третьем 44 вы ходах блока 16 управления образуютсясигналы логической единицы (микро"программа на фиг.4). Под действиемэтих управляющих сигналов в устройстве выполняются следующие действия."с помощью блока 4 умножения Формируется в двухрядном коде значение произведения 7Е 1., а с помощью первого 5 и второго 6 вычитателей навыходах 36 последнего образуетсязначение первого остатка Х-У Е 135 в однорядном. коде, которое далеечерез первый коммутатор 15 передает.ся на информационные входы регистра1 со сдвигом на Кразряд в направ"ленни старших разрядов, по значению40 старших разрядов Разности и заема,образованному на выходах 34 и 35вычитателя 5, на выходах 37 младшихразрядов вычитателя 7 формируетсязначение старших разрядов однорядного "45 кода первого остатка в предположении,что сигнал заема из младших разрядов.полноразрядного остатка равен единице, которое далее через второй ком"мутатор 10 передается (если толькоЯ сигнал на выходе 38 старшего разря"да вычитателя 7 не равен единице) навходы делимого блока 11 деления усе"ченных чисел, третий коммутатор 8пропускает на входы разрядов суммато55 ра 9 принудительного округления де-лителя значение старших разрядовделителя с выходов 23 регистра 2 делителя, на выходах 28 блока 11 де" 15 17 состояние, например сбрасывается в нуль (на фиг.3 цепь установки счетчика 47 в исходное состояние не показана), На Фиг,4 показана микропрогРамма работы устройства.Если в устройстве после завершения операции деления двух чисел не требуется формирование и.эапись в .регистр 1 правильного конечного значения остатка, то разрядность регистра 1 может быть уменьшена на К"2 разрядов. Это возможно потому, что вустройстве для формирования К очередных цифр частного используется эна" чение двухрядного кода остатка, сформированього на выходах 32 и ЗЗ вычитателя 5. В этом случае нв должна про изводиться запись Кстарших разрядов делимого в регистр 1 с шины17 данных устройства. Уменьшение разрядности регистра 1 делимого приведет к уменьшению разрядности вычитателя 6 и коммутатора 15 на Кразрядов, Вычитатели 5-7 могут быть заме нены сумматорами, В этом случае на выходах 32-35 остаток формируется в двухрядном коде, образованном пораз-: рядными суммами и поразрядными переносами. Поэтому вычитатели 6 и 7 следует заменить сумматорами. Для получения в устройстве К цифр частного с недостатком на вход переноса сумматора 7 необходимо подавать нулевой код.Устройство для деления чисел рабо- тает следующим образом.Пусть в исходном состоянии на шине 17 данных устройства присутствуютбез знаков и-разрядные двоичные кодыделителя 7 и делителя Х (т.е. коды дробных частей делителя и делимого), " а счетчик 47 блока 16 управления установлен в начальное нулевое сосф. тояние. Тогда на первом 42 и третьем 44 выходах блока 16 управления сформируются единичные сигналыпод действием которых первый коммутатор 15 пропускает .на информационные входы регистра 1 значение делимого Х с шины 17 данных устройства, второй коммутатор 10 пропускает на входы делимого блока 11 деления усеченных чисел значение старших разрядов делимого с выходов 40 шины 17 устрдйства, третий коммутатор 8 пропускаетна входы сумматора 9 принудительно-. го округления делителя значение старших разрядов делителя с выходов 358441611 БР 44 18 го которого соединены с выходами второго коммутатора, выходы блока деления усеченных чисел соединены с информационными входами регистра цифр частного, выходы которого соединены с входами второй группы блока умножения и с входами младших разря- .5 дов сумматора частного, выходы старших разрядов разности и заема первого вычитателя соединены с входами уменьшаемого и вычитаемого третьего вычитателя соответственно, вход зае 40 ма третьего вычитателя соединен с 45 50 55 ления усеченных чисел получаетсязначение Е 2 следующих К двоичныхцифр частного Е, к содержимому сумматора 3 частного (в этом такте содержимое сумматора 3 еще равно нулю),сдвинутому на Кразряд в сторонуего старших разрядов, осуществляется прибавление значения 21 частногоЕ, которое хранится в течение второго такта в регистре.11 цифр частного и подается на входы младших разрядов сумматора 3 частного; регистры 1 и 14 в сумматор 3.частного подготовлены к приему информации. Если на выходе 38 старшего разряда третьеговычитателясформирован сигнал логической единицы, то на вход делимогоблока деления усеченных чисел поступает нулевой двоичный код. С приходом второго синхроимпульса на вход 18 синхронизации устройства осуществ.ляется запись в регистр 1 делимогозначения первого остатка, в регистр14 - значения Е 2 очередных К. двоичных цифр частного Е, в младшие раз.ряды сумматора 3 частного записывается значение Е 1 самых старших К двоичных цифр частного Е, счетчик 47 блока 16 управления переводится в состояние "2". На этом второй такт рабо ты устройства заканчивается и далее выполняется еще Ианалогичных тактов, в течение которых (включая второй такт) Формируется в сумматоре 3 частного 1 Их(К)+11 двоичных цифр . частного 2. В каждом из этих тактов старшая цифра из К очередных двоичных цифр частного, образованных на выходах 29 регистра 14 и поступающихна. входы младших разрядов сумматора3 частного, подсуммируется к младше"му разряду содержимого сумматора 3,сдвинутому на К разрядов в сторону его старших разрядов,После завершения; (И+2)-го тактана четвертом выходе 45 блока 16 удравления появляется сигнал логической единицы, сигнализирующий об окончании в устройстве операции делениячисел. Формула изобретенияУстройство для деления чисел, содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного округления делителя, блок деления усеченных чисел, блок умножения, регистр цифр частного, три вычитателя, два комму 5 10 15 О 5 3 3 татора, блок управления, причем выходы делителя и делимого через шину данных устройства соединены с информационными входами регистра делителя и с информационными входами первойгруппы первого коммутатора соответственно, выходы первого коммутаторасоединены с информационными входамирегистра делимого, выходы которого соединены с входами уменьшаемого первого вычитателя, входы вычитаемого изаема которого соединены с выходамипервой и второй групп блока умножения соответственно, выходы разностии заема первого вычитателя соединеныс входами уменьшаемого и вычитаемоговторого вычитателя соответственно,выходы которого соединены с информационными входами второй группы перваго коммутатора, входы первой группы блока умножения соединены с выходамирегистра делителя, вход логическойединицы устройства соединен с входомпереноса сумматора принудительного .гокругления делителя, выходы которогосоединены с входами делителя блока деления усеченных чисел, входы делимовходом логической единицы устройства, выходы младших разрядов третьего вычитателя соединены синформа -ционными входами первой -руппы второго коммутатора, информационные входывторой группы которого соединены свыходами старших разрядов делимогочерез шину данных устройства, входсинхронизации которого соединен ссинхровходами регистров делимого и делителя, сумматора частного, регист ра цифр частного и блока управления, первый выход блока управления соединен с входом разрешения записи регистра делителя и с входом установки в "0" сумматора частного, а также с первыми управляющими входами первого и второго коммутаторов, второй выходблока управления соединен с вторыми