Устройство обработки информации

ОЮЭ СОВЕТСНИХ ОЦИАЛИСТИЧЕСНИРЕСПУБЛИН И 9) И(51,)5 С 06 Г 15/16 ИСАЙКЕ ИЗОБРЕТЕНИ ОСУДАРСТВЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИПРИ ГКНТ СССР РСИОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР Р 1443000, кл. С 06 Г 15/16, 1986.Авторское свидетельство СССР Р 1386987, кл. С 06 Р 15/ 16, 1986, , (54) УСТРОЙСТВО ОБРАБОТКИ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано как самостоятельное устройство циЬровой обработки информации или в составе мультимикропроцессорных систем, Цель изобретения - расширение области применения и Функциональных возможностей за счет организации в мультипроцессорные системы на основе конвЕйерных, дистрибутивных, ассоциативных и универсальных структурс возможностью работы в режимах обработки данных типа сортировки, упорядочивания, группировки, прореживания. Устройство обработки информациисодержит процессор 7, мультиплексор2, шинный формирователь 3, блокпамяти 8 р элемент И 13, элементыИЛИ 11 и 12, дешиФраторы 9 и 10, триггеры 1,6 и 14, регистр 15, элементИСКЛЮЧАИ 11 ЕЕ ИЛИ-НЕ 5. Сущность изобретения заключается в возможности организации систем упомянутых структурпосредством комбинации связей междувходами и выходами наборов устройств.При работе устройства используются рсвободные биты информации команды фВ 10 Е микропроцессора типа.1 рМ 32010 рс целью синхронизации процесса обменаданными между различньии процессорами при включении их в мультипроцессорную систему. 9 ил.631549ФФиг.8 Составитель В.10 кинРедактор Л.Пчолинская .Техред Л.Сердюкова КорректорФс акаэ роиэводственно-издательский комбинат "Патент" г, Ужго ул. Гагарина, 101 47 Тираж 403Государственного комитета п 1 13035, Москва, ЖПод обретениям Раушская нсное открытиям при ГКНТ ССС . д. 4/54Изобретение относится к вычисли"тельной технике и может быть использовано как самостоятельное устройствоцифровой обработки сигналов, так идля создания мультимикропроцессорныхсистем ЖПС),Цель изобретения - расширение области применения и функциональныхвоэможностей за счет органиэации вмультимикропроцессорные системы наоснове конвейерных, дистрибутивных,ассоциативных и универсальных структур с возможностью работы в режимахобработки данных типа сортировки, упо рядочивания, группировки, прореживания,На фиг, 1 приведена структурнаясхема предлагаемого устройства;на Ьиг.2 - формат команды условногоперехода В 10 Е; на фиг.З приведенфрагмент программы с различными вариантами кодирования поля свободныхбитов Е команды В 10 Е; на фиг,4 - 6приведены временные диаграммы работы 25устройства; на фиг.7 - пример построения МПС с дистрибутивной и ассоциативной организацией на основепредлагаемого устройства; на Ьиг.8 -пример построения МПС конвейернойструктуры на основе предлагаемого: устройства; на фиг.9 - пример постро: ения МПС универсальной структурына основе предлагаемого устройства,устройство содержит первый триггер 1, мультиплексор 2, шинный форми-,рователь 3, прямой выход 4 первоготриггера, элемент ИСКЛЮЧАЮЩЕЕ БЛИНЕ 5 третий триггер 6, процессор 7,блок 8 памяти, дешийраторы 9 и 10,группы элементов ИЛИ 11 и 12, элементИ 13, второй триггер 14, и регистр 15.Цифрами на фиг.1 обозначены вход записи 16 устройства, вход выборки 17устройства, прямой выход 18 второготриггера, информационные входы-выходы 19 устройства, вход 20 установкив ноль устройства (КБ-сброс) адресные входы 21 мультиплексора, первый22 синхронизирующий вход устройства,первый выход 23 квитирования устройства, второй 24 и третий 25 синхронизирующие входы устройства, второйвыход 26 квитирования устройства,,информационные выходы 27 устройства,55первые 28, вторые 29 и третьи 30синхронизирующие выходы устройства,выход 31 инициализации памяти процес"сора (МЕХ), инйормационные входы-вы 4 1ходы 32 процессора, выход 33 мультиплексора, второй вход 34 элементаИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, выход 35 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, управляющийвход 36 процессора, адресные выходы3 процессора, выход 38 разрешениясчитывания данных процессора (ВЕН),выход 39 разрешения записи данныхпроцессора (ИЕ),На Ьиг.2 позицией А обозначенопервое слово команды В 10 Е; В - второе слово команды В 10 Е. На фиг.4 - 6номера позиций соответствуют номерам, обозначающим входы и выходыэлементов на фиг1. На фиг.7 - 9позицией 40 обозначено устройствопо Ьиг.1. На Ьиг.7 приведена мультипроцессорная система, включающаядистрибутивную (40-, 40,4040)и ассоциативную (40;,401Фо40) структуры.На фиг.8 приведена конвейернаяструктура МПС, где 40, - ведущийпроцессор, а 40 - ведомый. На фиг.9.,приведена МПС универсальной стрчктуры, причем позициями 40,4040.гобозначены ведущие процессоры, а40, 40 н. 40 п - ведомые.Работу устройства рассмотрим в составе МПС, построенной на его основе1и, например, включающей конвейерную(фиг.8) дистрибутивную и ассоциативную (Лиг,7) структуры, Описание работы МПС этих структур поясняет работуМПС универсальной структуры (фиг.9).В качестве процессора используетсямикросхема, например, типа ТМБ 32010.Выводы микросхемы подключают в соответствии с Ьиг.1, Разряды ЭО-П 15 шины 32 соединяют с блоком 8 памяти,информационным вхоцом регистра 15 иЭОЛЗ мультиплексора 2, разряд Р 7соединяют с вторым входом элементаИСКЛЮЧй 0 ЩЕЕ ИЛИ -НЕ 5 1,227-29.34401 - шины 37 адреса микропроцессора.Разряды АО-А 11 соединяют с адреснымивходами блока 8 памяти, разряды АОА 2 соединяют с входами дешифраторов19 и 10,Инйормационные Э-входы триггеров 1 и 14 соединяют с общей цепью К- и Б-входы триггера 6 соединяют с цепью "1" (потенциал + 5 В через резистор 1 КОм).При работе устройства используется команда В 10 Е в целях синхронизации процесса обмена данными между раз-,31549 6зависимости от уровня сигнала наэтом входе он либо приступает к следующей команде (уровень "1"), либо 5 10 15 20 25 30 4.0 45 5 16 личными процессорами при включении их в МПС.Команда условного перехода В 10 Е микропроцессора ТМЯ 32010 является двухсловной (фиг,2). Первое слово (А) представляет собой код операции (КРП) команды В 10 Е,. а второе слово (В) - операнд, являющийся адресом перехода.Для организации процесса синхронизации микропроцессора ТМЯ 32010 от внешнего устройства используется то обстоятельство, что значение младшего байта слова А (разряды 0-7) являются безразличным для используемого микропроцессора при выполнении команды В 10 Е, Это позволяет использовать содержимое младшего байта слова А в качестве идентификатора внешнего устройства (разряды БО-ПЗ) и уровня синхросигнала (разряд Д 7).При считывании процессором 7 из блока 8 памяти посредством сигнала с выхода 31 инициализации памяти ЙЕМ команды 3102, код этой команды устанавливается на информационном входе- выходе 32. Временные соотношения сигнала с выхода 32 инициализации . памяти ЫЕИ и данных приведены на фиг.4, поз.31 и 32. Одновременно с этим под управлением разрядов ЭО - ЭЗ производится мультиплексирование синхросигнала от внешнего устройст 3ва с одного из входов мультиплексора 2 на его выход. В рассматриваемом примере уровень синхросигнала от внешнего устройства имеет уровень1 . поэтому на выходе мультиплекс о ра 2 формируется сигнал " 0" (фиг . 4 , по з . 33 ) . Этот сигнал с выхода мультиплексора 2 . пос тупает на первый вход вход элемента 5 . В случае кодирования бита-иден тификатор а уровня синхронизации нулем (фиг . 2 ) на линии 34 (О 7 ) устай авливает ся уровень " О" . Следовательно на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 5 устанавливаетмя также 0 , который записывается си гналом с выхода 3 1 инициализации памяти МЕИ в триггер 6 , устанавливая а управляющем входе В 1 О процессора 7уровень "О" . Временные диаграммы " этого процесса показаны на фиг . 4 . позициями 3 3 - 3 6 .В о время обращения к второму командному слову команды В 1 ОЕ ( слово В на фиг . 2 ) процессор 7 проверяет состояние управляющего входа В 1 О . В осуцествляет переход к заданному вовтором слове В адресу блока памяти(уровень "0"). Все команды условного перехода (фиг,З) реализуют режыожидания процессором готовности внешних устройств к вводу-выводу информации. Командой условного перехода1 проверяется синхросигнал, поступаюций от первого внешнего устройства на нулевой вход из информационныхвходов 21 мультиплексора 2. Еслиэтот сигнал имеет уровень "1", тона управляющем входе В 10 при выполнении процессором команды 1 сформируется уровень О. Поэтому в этомслучае осуществляется переход поадресу, равному адресу самой команды 1. Этот режим является режимоможидания процессором 7 готовностипервого виешнего устройства к передаче информации. В случае готовностиэто внешнее устройство меняет уровень синхросигнала на противополож"ный "О". При этом на контакте В 10устанавливается уровень "1" и процессор 7 выполняет вслед за командой условного перехода 1 командуввода информации в 3-ю ячейку внутрикристальной памяти данных по нулевому порту (1 Б 3, РА О). Командой условного перехода 11; проверяется синхросигнал, поступающий от второго внешнего устройства на первый информационный вход (группы 21) мультиплексора 2. Режим ожидания процессором 7 готовности этого устройства к приему информации реализуется, если синхросигнал имеет уровень "0", В противном случае, вслед за командой 11 выполняется команда 111 (фиг.З). Команда 111 проверяет синхросигнал, псступающий от третье го внешнего устройства. В случае нали. чия синхросигнала, имеющего уровень "1" от третьего внешнего устройства, поступающего на 2-й информационный вход (группы 21) мультиплексора 2, процессор 7 осуществляет режим ожидания. Когда третье внешнее устройст во ввиду готовности к приему данных меняет синхросигнал на уровень "0", то процессор 7 вслед за командой ус,ровного перехода 111, выполняет команду вывода информации из 4-й ячей1631549 8нал уровня "0", Если на этом входеустановлен уровень "1", то процессор40 выходит из режима ожидания и пос 5ле команды В 10 Е выполняет команду .вывода информации из внутрикристальной памяти данных в регистр 15 по одному из 8 портов по внутримодульнойшине 32 данных, Временная диаграмма т- работы процессора 7 при выполнениикоманды вывода данных приведена на я- . фиг,б, При выполнении команды выво.да данных инициализация сигнала навходе инициализации памяти ЮМ не.пройзводится (фиг,б, поз.31).На адрес-.ном входе 3 устанавливается адрес,.порта вывода (фиг.б, поз,37), котосрый поступает.на вход данных дешифратора 9. Одновременно с этим адресом процессор вырабатывает сигнал навыходе разрешения записи данйых ЮЕ(фиг. б, поз. 39), который стробирует дешифратор 9 и элементы ИЛИ 11,имеющиетри состояния выходной шины "О", "1".25 и высокоимпедансное. Одновременно сэтим на информационных входах-выходах процессора 7 устанавливаются дан"ные (фиг,б, поз.32) для записи врегистр 15. Запись в регистр 15 произ 30 водится управляющим сигналом, поступающим с выхода одного из элементовИЛИ 11 на управляющий вход регистра н (фиг.8, цепь 29, 16), Этим же сигналом производится установка триггерапо 8-входу (цепь 22) процессора 40,Сигналом - ответной квитанциейведомому процессору 40 является2сигнал с прямого выхода 4 триггера 1,поступающий на первый управляющийвход мультиплексора 2 процессора 40аЕсли процессор 40 готов к вводу,данных от процессора 40, то при наличйи на прямом выходе 4 триггера 1сигнала уровня "0" (до поступленияответной квитанции) процессор 7 прок- цессора 40 находится в режиме ожидания, При поступлении ответной кви=Р . г дтанции на этом выходе триггера. уста.-. ки внутрикристальной памяти данных по 7-му порту (ОН,Т 4, РА ф.Таким образом, проанализировав состояние второго и третьего внешних устройств, процессор 7 осуществляет для них вывод информации, Используя в качестве идентификатора устройство четыре бита из поля свободных битов, можно тестировать состояние шес надцати устройств, При необходимости их число можно увеличить до шестидес ти четырех, а не производя анализ уровня синхросигнала (утратив иденти фикатор уровня синхросигнала) - до ста двадцати восьми.Устройство в составе МПС конвейер ной структуры работает следующим образом.Работа всей МПС начинается с пос тупления сигнала на входе 20 установ ки в ноль (например, от кнопки) на входы установки триггеров 1 и 14 и процессора 7 всех процессоров из сос тава МПС (фиг,8). При установке сигнала "Сброс" в состояние "1" все про цессоры из состава конвейерной МПС начинают функционировать в соответствии с программным обеспечением, находящимся в,их блоках 8 памяти.Передача информации иэ процессора 401 в процессор 40 осуществля ется с использованием режима асинхро ного обмена с квитированием ведущего401 и ведомого 40 процессоров, Этот режим не требует синхронизации рабочих программ, взаимодействующих :между собой процессоров, Перед выполнением операции вывода данных про цессор 40 анализирует сигнал - кви танцию готовности процессора 40, поступающий с инверсного выхода триг гера 1 с первого выхода 23 квитирования на один из информационных входов 21 мультиплексора 2 процессора 401 (Фиг.8).С информационного входа мультипле сора 2 до управляющего входа В 10 про цессора 7140 ) квитанция проходит по управлением описанного алгоритма с использованием дополнительного кодирования поля свободных битов команды В 10 Е. До получения квитанции микропроцессор 7 (40) находится в режиме ожидания (переход по: команде В 10 Е по адресу этой же команды). Режим , 55 ожидания процессора 40 1 наступает в случае, если на первом входе 23 квитирования от 40 установлен сигнавливается уровень "1" и процессор 7 процессора 40 выходит из режима ожидания и после команды В 10 Е выполняет операцию ввода во внутрикристальную память данных из регистра 15 процессора 40 по любому иэ 8 портов ввода. Данные от процессора 401 вЬ процессор 40 поступают по межпроцессорной шине 27-19 (фиг,8). Временная диаграмма работы процессора при вы 1631549полнении команды ввода приведена нафиг.5. При выполнении команды вводаданных инициализация сигнала навходе инициализации памяти МЕГ 1 про 5цессора 7 не производится (фиг .5,поз.31). На адресном входе 37 устанавливается адрес портя ввода (фиг.5,поз.37), который поступает на информационный вход дешифратора 10. Одновременно с этим адресом процессор7 вырабатывает сигнал на входе разрешения считывания данных 0 ЕГ 1 (фиг.5,поз,38), который стробирует дешифратор 10 и группу элементов ИЛИ 12,имеющие 3 состояния выходной шины.Одновременно с этим согласно временной диаграмме фиг.5, поз.32, необходимо обеспечить, установку данныхна информационных входах-выходах 32процессора 7 процессора 40. На одном из выходов дешифратора 10 в соответствии с адресом порта на еговходе формируется управляющий сигнал,который, пройдя через элемент ИЛИ 12, 25появляется на третьем синхронизирующем выходе 30 процессора 40,Р,Далее этот сигнал поступает навход 17 выборки регистра 15 процессора 4030В результате этого данные из регистра 15, устанавливают на межпроцесвсорной (системной) шине данных 2719. Управляющий сигнал с одного извыходов дешифратора 10 также поступа 35ет на вход элемента И 13, с его выхода в , на входы выборки и режима (ВБи СЗ) шинного формирователя 3 и навход сброса (10 триггера 1,В результате этого информация ссистемной шины 27-19 (фиг.8) черезшинный формирователь 3 устанавливается на информационных входах-выходах 32 процессора 40 и записы,вается во внутрикристальную памятьданных процессора 7 процессора 40в соответствии с временной диаграммой на фиг.5, поз.32.Кроме обеспечения записи информации во внутрикристальную память данных процессора 7 управляющий сигналс выхода элемента И 13, поступая наК-вход сброса триггера 1, сбрасывая.сигналы квитанции (первый вход 23квитирования и 402) и ответной квитанции (прямой выход 4 триггера 1), подготавливая триггер 1 для нового цикла обмена данными между процессбрами 401 и 40. Таким образом цикл асинхронного обмена информацией межпу процессорами 40 и 40 с применением режима взаимного квитирования завершается,Устройство в составе МПС дистрибутивной и ассоциативной структур работает следующим образом.Работа всей МПС начинается с поступления сигнала сброса (например, от кнопки) на входе 20 установки в ноль на входы установки триггеров 1 и 14 и процессора 7 (фиг.1) всех процессоров из состава МПС на фиг.7. Когда сигнал установки в ноль нахо" дится в состоянии "1", все процессо- . ры начинают функционировать в соответствии с программным обеспечением, находящимся в их блоке 8 памяти,Передача информации в дистрибутивной структуре Г 1 ПС процессора 40 процессору 401, 40.,40 б производится с использовайием режима синхронного обмена с квитированием ведущего (40) и ведомых (401,40 40) процессоров.Перед выполнением операции вывода данных процессор 401 анализирует сигналы квитанции готовности тех ве. домых процессоров, для которых осуществляется вывод информации в дан-. ный момент времени. Эти квитанции поступают на входы мультиплексора 2 процессора 40 с инверсных выходов 4 триггеров 1 ведомых процессоров (фиг.7), синхронизирующий вход 21 у 40 1 и первые выходы квитирования 23 у 40, 4040). Если ведомые процессоры готовы к приему данных от процессора 40, то сигналы готовности имеют уровень "1". Если же какие- либо ведомые процессоры не готовы к приему данных от процессора 401, то сигналы готовности от этих процессоров приходят на вход мультиплексора 2 процессора 401 уровнем "0".Перед выводом, информации процессор 7 процессора 40., используя описанный механизм с применением команды В 10 Е анализирует сигнал готовности - квитанцию от этого ведомого процессора, с которым должен осуществляться обмен (401,40 д40 З).Если квитанция приходит уровнем логического ноля, процессор 7 процессора 40 осуществляет режим ожидания. По мере готовности к приему данных ведомый процессор посылает квитанцию уровнем "1". При поступлении этой16315 квитанции процессор 7 процессора 401 выходит из режима ожидания и после команды В 10 Е выполняет операцию вывода из внутрикристальной памяти в ре 5 гистр 15 данных для ведомого процессора. Временная диаграмма выполнения операции вывода данных процессором 7 приведена на Фиг.6.Вывод данных процессором 7 в ре-:. 10 гистр 15 производится аналогично случаю конвейериой организации с той лишь разницей, что запись в ре" гистр 15 осуществляется при инициализации каждого из 8 портов, С этой целью синхросигналы для каждого из 8 портов вывода данных с выхода дешифратора 9 поступает на первые входы элементов ИЛИ группы 11, стробируе" мых сигналом ЮЕ разрешения записи про 20 цессора 7, а выходы элементов ИЛИ 11 объединяются по схеме ИОНТАБНОЕ ИЛИ и поступают на управляющий С-вход регистра 15 (Фиг.7, линии 16,29), Сигналами ответных квитанций от ве дущего (процессор 40 ) к ведомым (0,4040) являются сигналы с выхода дешифратора 9 (Фиг.7, группа линий 28), поступаацие на вход ., установки, триггера 1(Фиг.7,линия 2230Таким образом, одновременйо с за,писью в регистр 15 процессора 40 данных по команде вывода по любому из 8 портов происходит установка триггера 1 того процессора, которому пред" назначена информация в регистре 15 процессора 401. С выхода триггера 1 сигнал ответной квитанции ведущего процессора поступает на первый управляющий вход мультиплексора 2 ведомого процессора. Анализ ответной квитанции ведомым процессором осуществляется при помощи рассмотренного механизма с использованием команды В 102. Если триггер 1 установлен, то сигнал с его выхода приходит иа первый, управляющий вход мультиплексора 2 уровнем "1", Это. означает, что информация для данного процессора поступила в регистр 15 ведущего процессора 40. Если же информация в регистр 15 процессора 401 еще не занесена, то сигнала ответной квитанции к ведомому процессору нет и на прямом выходе триггера 1 устанавливается уро.- вень "01, При этом ведомый процессор 55 осуществляет режим ожидания. При поступлении сигнала ответной квитан" ции от ведущего процессора 40 ведомый процессор выходит из режима ожи 1дания и выполняет операцию ввода .данных их регистра 15 процессора 40- .1Ввод данных процессором 7 ведомогопроцессора из регистра 15 ведущегопроцессора 40производится аналогично вводу данных процессором40 из процессора 40 (фиг.8) вслучае конвейерной организации. Однако,. чтобы обеспечить возможностьвывода информации из процессора 40каждому из ведомых процессоров вдистрибутивной структуре МПС, выходы регистра 15 ведущего процессора40 (Фиг,7, группа линий 27) посредством системной шины Х соединеныс вторыми входами-выходами 19 шинныхФормирователей 3 всех ведомых процессоров, а линии синхросигналов порта ввода данных всех ведомых процессоров объединены по схеме МОНТЙКНОЕИЛИ с входом выборки регистра 15 ведущего процессора (Фиг.7,линии 30,4040 р).С Ъыью обеспечения правомерностиэтого объединения"синхросигналы всехпортов ввода с выхода дешифратора 10поступают на входы элементов ИЛИгруппы 12, стробируемых сигналомЭЕИ разрешения считывания процессора 7 имеющих три состояния на выходе ("О", "1" и высокоимпедансное),Кроме обеспечения записи информации во внутрикристальную память данных процессора 7 одного из ведомыхпроцессоров, управляющий сигнал свыхода элемента И 13 этого процессора, поступая на К-вход сброса триггера 1, устанавливает "0 ф на первомвходе квитирования (Фиг .7; линии 23и 24) и на прямом выходе триггера 1,подготавливая триггер 1, участвовавший в обмене ведомого, к новому циклу обмена данными с ведущим процес"сором 40 .,Синхросигнал порта ввода у каждого из ведомых процессоров может бытьвыбран произвольно (допустнмо задействовать любой их выходов группыэлементов ИЛИ 12,фиг.7,линия 30).В дистрибутивной структуре асинхронный обмен с взаимным квитирова-.нием приводит к бесконфликтной ситуации обмена, так как ведущий процессор 40 не осуществляет ввода нового данного в регистр 15 до тех пор,пока ведомый процессор не выполнитосвобождение этого регистра.5 10 5 20 -25 30 35 40 45 При подключении в дистрибутивнойструктуре к одному из портов выводаданных (любая из линий группы линий28) ведущего процессора 40; одновременно несколько ведомых процессоров40, 4040 у,(линия 22 на фиг.7)на системной шине данных Х производится группировка (передача данных, от ведущих процессоров к одной изгрупп ведомых процессоров) и сортировка данных (распределение данных. между ведомыми процессорами по какому-либо признаку) ввиду одновременного ввода одинаковых. данных ошине Х этими ведомыми процессорами.Р случае отсутствия необходимостипринятия отдельных данных ведомымипроцессорами (и соответствии сосвоим программным обеспечением)данные прореживаются (т.е. каждыйпроцессбр принимает данные через интервал),Упорядочивание данных по шине Х(распределение данных ведущими процессорами между ведомыми) производитсяпод управлением ведущего процессора40 за счет определяемого им (в соответствии с программным обеспечением) порядка следования сигналов ответных квитанций соответствующим ведомым процессорам.Передача информации в ассоциативной структуре ИПС от процессоров 40,40408 к процессору 40 ш производится с использованием режимаасинхронного обмена с квитированиемведущего 40 111 и ведомых 40, 40408 процессоров,Перед выполнением операции выводаданных те из ведомых процессоров,которые осуществляют обмен с ведущимпроцессором 40 ц в данный момент времени,: анализируют сигналы квитанцийготовности ведущего к вводу информацииДля каждого из ведомых квитанциипоступают с прямого выхода 18 триггера 14 на второй управляющий входмультиплексора 2. Если ведущий процессор 401 готов к приему данных от со".ответствующего ведомого процессора,то сигнал квитанции с прямого выходатриггера 14 этого ведомого процессора имеет уровень "О".Если же ведущий процессор 40;неготов к приему данных от соответствующего ведомого, то сигнал с прямоговыхода триггера 14 приходит на второй управляющий вход мультиплексора2 этого ведомого процессора уровнем 1 1 11Перед выводом информации в регистр 1 5 процессор 7 ведомого процессора , вступающего в обмен с ведущим процессором 40 ц, используя описанный механи зм с применением команды В 1 02 , анали зируе т сигнал квитанции с первого выхода квитирования устройства от ведущего процессора 40.Если квитанция на прямом выходе триггера 1 4 приходит уровнем логического " 0 ", то процессор 7 ведомого процессора выходит из режима ожидания и после команды Б 1 О 2 выполняет операцию выв ода и з внутрикрис тальн ой памяти в регистр 1 5 данных для в едущего процессора 4 0,Временная диаграмма выполнения операции вывода данных процессором приведена на фиг . 6 . Вывод данных процессором 7 ведомого процес сора в регистр 1 5 производится аналогично случаю конвейерной организ ации . Однак о синхросигнал с любого и з выходов элементов группы ИЛ 1 1 1 (фиг . 7 , линия 2 9 ) , кроме управляюцег о входа С регистра 1 5 (фиг . 7 , линия 1 б ) , поступает также на Я -вход установки триггера 1 4 (фиг . 7 , линия 2 4 ) , поэтому одновременно с записью данных в регистр 1 5 по этому синхросигналу производится установка триггера 1 4 (на прямом выходе триггера 1 4 устанавливается сигнал уровня "1 " ) Это состояние триггера 1 4 означает , что в регистр 1 5 занесены данные и повторный ввод их туда нево зможен . Такой механизм индикации загрузки или освобождения регистра 1 5 применен для всех ведомых процессоров .Каждый из ведомых посылает сигнал ответной квитанции ведущему процесс ору 4 0 , с инверсного выхода 26 триггера 1 4 (фиг . 7 , вывод 26 ) . 3 ти сигналы поступают на информационные входымультиплексора 2 (фиг.7, линия 21 у 40 ш ) ведущего процессора 401 Перед вводом информации с одного из ведомых процессоров ведущий анализирует при помощи механизма с применением команды В 102 соответствующий сигнал, , ответной квитанции. Если этот сигнал имеет уровень "1", то информации в . соответствующем регистре 15 ведомого, процессора нет и ведущий процессор 401, переходит к реалу ожидания. При записи информации в регистр 15, сиг-.1631549гистры 15 ведомых процессоров, исклю-.чая Возможность возникновения конфликтных ситуаций на общей системнойшине У,5В ассоциативной структуре подуправлением ведущего процессора 40,н 1на системной шине У производитсясортировка, упорядочивание, группировка и прореживание данных, поступающих от ведомых 40, 4040процессоров, ввиду различных вариантов опроса их регистров 15,нал ответной квитанции с прямого выхода триггера 1 меняет уровень на "0"1 следовательно, ведущий процес" сор 40 выходит из режима ожидания и осуществляет ввод информации из регистра 15 соответствующего ведомого процессора.Временная диаграмма выполнения операции ввода данных процессором 7 приведена на фиг.5. Ввод данных пр цессором 7 ведущего процессора 40 ш из регистра 15 одного из ведомых про цессоров производится аналогично вводу данных процессором 40 из про цессора 40в случае конвейерной организации. Однако, чтобы обеспечить возможность ввода информации из какого-либо ведомого процессора 40, 40408, в ассоциативной схеме выходы регистров 15 всех ведомых процессоров (Фиг.7. выходы 27) посредством второй системной шины У соединены с первьми входами-выходами шинного Формирователя 3 ведущего про-,25 цессора (Фиг.7,вход 19). Ввод данных ведущим процессором из ведомых процессоров осуществляется при помощи восьми управляющих синхросигналов, поочередно появляющихся на выходах элементов группы ИЛИ 12 (Фиг.7, выход 30) у 40 ш (см,релим ввода данных процессором 40 конвейерной организации). Эти сигналы, поступая на входы Е выборки регистров 15 соот 35 ветствующих ведомых процессоров (Фиг,7, линия 17) производят вывод того или иного регистра 15 из высокоимпедансного состояния, помещая насистемную шину У соответствующую ин 40 Формацию. Одновременно с этим, управляющие сигналы, поступая на К-входы сброса триггеров 14 ведомых процессоров, сбрасывают сигналы квитанция(прямой выход 18 триггера 14) и ответной квитанции фиг.7, второй выход квитирования на линии 2 б у 40, ,408) подготавливая триггеры 14 участвовавших в обмене ведомых процессоров к новому циклу обмена данными с ведущим процессором 40 ш.В ассощлативной структуре арбитраж системной шины данных У осуществляет ведущий процессор 40 ш . Под его управлением инициализируется последовательныйл обмен со всеми ведомы ми процессорами, Ведущий процессор 40 р опрашивает. в соответствии со своим программным обеспечением реформула изобретения Устройство обработки информации, содержащее процессор, мультиплексор, информационные входы которого являются синхронизирующими входами устройства, регистр, информационные вхо-. ды которого соединены с информационными входами-выходами процессора, вход синхронизации регистра являет" ся входом записи устройства, вход выборки регистра является входом выбо-ра устройства, а выходы - информационными выходами устройства, о т - л и ч а ю щ е е с я тем, что, с целью расширения области применения и Функциональных возможностей за счет организации в мультипроцессорные системы на основе конвейерных, дистрибутивных, ассоциативных и универсальных структур с возможностью работы в режимах обработки данных типа сортировки, упорядочивания, группировки, прореживания, в него введен первый, второй и третий триггеры, блок памяти, шинный Формирователь. два дешифратора, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, первая и вторая группы элементов ИЛИ и элемент И, выход которого соединен с входом установки в "0" первого триггера, входом выбора режима шинного формирователя, выход мультиплексора соединен с первым входом элемента ИСКЛ 10 ИОЩЕЕ ИЛИ-НЕ, второй вход которого соединен с соответствующим разрядом информационного входа- выхода процессора, адресные выходы которого соединены с адресными входами блока памяти, информационными входами первого и второго дешифрато ров, выходы которых соединены с первыми входами элементов ИЛИ первой и второй группы соответственно, выходы первого дешифратора являются певвыми синхронизирующими выходами1631549 1 Яданных третьего триггера соединен свыходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ,синхронизирующий вход - с выходом1инициализации памяти процессора ивходом выборки блока памяти, входывыходы данных которого соединены синформационными входами-выходамипроцессора, управляющий вход которо 1.О го соединен с выходом третьего тригге"ра, выход разрешения считывания процессора соединен с управляющим входомвторого дешийратора и вторыми входами элементов ИЛИ второй группы, а вы-.15 ход разрешения записи соединен с управляющим входом первого дешиФратораи вторыми входами элементов ИЛИ первой группы, вход сброса второго триггера является управляющим входом уст"ройства, а инверсный выход - вторымвыходом квитирования устройства, адресные входы мультиплексора соединены р- с соответствующими разрядами информационных входов-выходов процессора. 17 устройства, выходы элементов ЙЛЙ первой и второй группы являются вторымии третьими синхронизирующими выхода,.ми устройства соответственно, выходы второго дешифратора соединены свходами элемента И, информационныевходы-выходы устройства соединены певью информационными входами-выходами шинного формирователя, вторые информационные входы-выходы которогосоединены с информационными входамивыходами процессора, вход установки в"0" которого является входом установки в "О" устройства и соединен свходами синхронизации первого и второго триггеров, входы установки которых являются первым и вторым входами установки режима устройства, прямые выходы первого и второго триггеров соединены с первым и вторымуправляющими входами мультиплексора.соответственно, а инверсный выход певого триггера является первым выходом квитирования устройства, входИдентиоикатэр урэвнясинхрэсигнала Идентийикатэр устрэйства1. Кэианда услэвнэгэ иерехэда 15 14 13 12 11 10 Э 8 7 6 5 4 3 2 1 0 11 .1 1 0 11 3088 Е 0000. Кэманда услэвнэгэ перехэда 5 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 1 1 1 1 0 1 1 О 1,2 Е е 0 О 0 1ЭА 1 Т 3. Кэцанда усл 15 14 13 12 11 1 1 1 1 О эгэ песехэда 9 8 7 6 5 4 3 2 1 О1 О ОЯ 0 О 1 0 МТ 4, РА Фиг.З В О О 0 0 АДРЕС ПА 1 ЛЯТИ ПРОГРАММ