Устройство управления взаимным доступом процессора многопроцессорной системы

,9)ЯОао 163 8 А 1 1)5 ( 06 Р 15/16 ИСАНИЕ ИЗОБРЕТЕНИ бретение относитсяй технике и может бпри построении мно им цепям с рам системы, а указаннодля случаев енний цикл вычисл ь испо ьь а опроор ых сЦел рение стве на ешнимФун ни прийствий епя хронн много ммутатор 1 ых, коммуммутаторы геры 8-12,функциоа фиг.3 кционирокле ини наль5 -ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧНРЦТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР Р 1295410, кл, 6 06 Р 15/16, 1985.Авторское свидетельство СССР У 1156088, кл. С 06 Г 15/16, 1983. (54)УСТРОЙСТВО УПРАВЛЕНИЯ ВЗАИМНЫМ ДОСТУПОМ ПРОЦЕССОРА МНОГОПРОЦЕССОРНОЙ СИСТЕМЫ57) Изобретение относится к вычислительной технике и предназначено для организации многопроцессорных систем с обменом по общей шине. Цел изобретения - расширение функционал ных возможностей при асинхронном ха рактере взаимодействий. Это достига ется за счет Фиксации частной для динамически образованной пары устройств допустимости взаимного досту стем,ь изобретения - расшиональных возможностем характере взаимодероцессорной системеФиг. 1 и 2 приведеная схема устройства;еменные диаграммы Фуузлов устройства в ци 2 па и прерывания текущего режима общей шины с избирательной по определенному внутреннему состоянию блокировкой запроса последней в совокупности независимо устанавливаемых процедур доступа. Для расширения Функциональных возможностей в устройство, содержащее двунаправленный коммутатор адреса, двунаправленный коммутатор данных, одно- и двунаправленные коммутаторы управления, коммутатор характерйстик, регистр, триггер, одноразрядный блок памяти характеристик, мультиплексор, дешифратор, четыре элемента И, два элемента ИЛИ, элемент ИЛИ-НЕ и элемент НЕ, введе- аЮ ны второй коммутатор характеристик, второй регистр, второй - пятый триггеры, пятый - десятый элементы И, первый - четвертый элементы И-НЕ, тре- (, тий - седьмой элементы ИЛИ, второй элемент ИЛИ-НЕ, второй и третий элементы НЕ, формирователь импульсов, а также вход-выход готовности и вход-вы"афь ход приоритетного обмена. 5 и циации обращения к внеш целью доступа к процесс при восприятии процесса го именного сообщения;, наложения цикла на внут записи характеристики иный цикл обращения к вн соответственно.Устройство содержит адреса, коммутатор 2 да таторы 3-5 управления, б и 7 характеристик, тр48 20 19 16315 держит второй регистр, второй коммутатор характеристик, триггеры, элементы И, элементы И-НЕ, элементы ИЛИ, элемент ИЛИ-НЕ, элементы НЕ и формирователь импульсов, вход которого подключен к входу второго элемента НЕ и входу-выходу "Занятость .шины" устройства, а выход - к первому входу третьего элемента ИЛИ, второй вход 10 которого соединен с выходом первого коммутатора управления, инйормационный вход-выход которого соединен с входом"выходом "Выбор ввода-вывода" устройства, третий вход третьего элемента ИЛИ соединен с выходом второго коммутатора управления, инйормационный вход-выход которого является входом-выходом "Режим обмена" устройства, выход третьего элемента ИЛИ, 20 соединен с единичным входом второго триггера К-вход которого подключен к первому входу первого элемента И-НЕ, выход которого соединен с первым входом пятого элемента И, вход вто рого триггера соединен с первым выходом дешиФратора и первым входом шестого элемента И, выход которого соединен с первым входом второго элемента И-НЕ, выход которого подключен 30 к первым входм седьмого элемента И и четвертого элемента ИЛИ, выход которого подключен к единичному входу третьего триггера, выход шестого элемента И соединен с первым входом35 восьмого элемента И, выход которого соединен с Л-входом четвертого триггера, единичный выход которого соединен с первым входом третьего элемента И-НЕ, выход которого соединен с вто рым входом седьмого элемента И, нулевой выход четвертого триггера соединен с вторым входом четвертого элемента ИЛИ, синхронизирующий вход второго триггера является одноименным 45 входом устройства и соединен с вторым входом второго элемента И-НЕ и через третий элемент НЕ с синхронизирующим входом четвертого триггера и первым входом пятого элемента ИЛИ, единич ный выход второго триггера соединен с вторыми входами пятого и шестого элементов И, третий вход шестого элемента И соединен с выходом блока памяти характеристик, выход пятого 55 элемента И соединен с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с входом-выходом "Гоговность" устройства и с вторым входом первого элемента ИЛИ-НЕ, а второйвход второго элемента ИЛИ-НЕ соединен с первыми входами четвертого эле-,.мента И-НЕ и шестого элемента ИЛИ иединичным выходом третьего триггера,нулевой выход которого соединен свторым входом третьего элемента И-НЕи К-входом четвертого триггера, инФормационные входы третьего и пятоготриггеров соединены с входом логического нуля устройства, синхронизирующий вход пятого триггера соединен свыходом седьмого элемента И и первымвходом седьмого элемента ИЛИ, единичный вход пятого триггера соединен свторым выходом дешиФратора и первымвходом девятого элемента И, выходвторого элемента НЕ соединенс нулевым входом четвертого триггера и вторым входом девятого элемента И, выходкоторого соединен с синхронизирующимвходом третьего триггера, третий выход дешифратора подключенк управляющему входу второго коммутатора характеристик, выходы которого соединены с первыми входами-выходами данныхустройства, а инйормационные входысоединены с выходами второго регистра, нулевой выход пятого триггера является выходом "Прерывание"устройства и соединен с вторыми входами восьмого элемента И и седьмого элемента ИЛИ, выход которого соединен с управляющими входами первогои второго регистров, инФормационныевходы второго регистра соединены свыходами коммутатора адреса, выходысоответствующих разрядов которогосоединены с вторыми инйормационнымивходами мультиплексора, вход-выходкоммутатора адреса является адреснымвходом-выходом устройства, единичный,выход пятого триггера соединен с вторым входом первого элемента И-НЕ,нулевой выход второго триггера соединен с вторыми входами третьего элемента И и четвертого элемента И-НЕ,третий вход которого соединен с выходом первого элемента И, а выходсоединен с вторым входом шестого элемента ИЛИ и входом-выходом "Приоритетный обмен" устройства, выход шестого элемента ИЛИ соединен с третьим входом второго элемента И и вторым входом пятого элемента ИЛИ, выход которого подключен ,к первомувходу десятого элемента И, второй21 1631548вход, которого соединен с входом "щ: нен с1 т1мен устройства, а выход соеди- гера. 22 нулевым входом первого тригблок 13 памяти характеристик, регистры 14 и 15, мультиплексор 16, формирователь 17 импульсов, элементы И 18-27 элементы И-НЕ 28-31 эле 15 менты ИЛИ 32-38, элементы ИЛИ-НЕ 39 и 40, элементы НЕ 41-43 и дешифратор 44.На фиг,1 и 2 обозначены вход 45 "Обмен", вход 46 "Выбор ввода-вывода, вход 47 "Запись-чтение", вход 48 "Выбор памяти" адресный вход 49, первый вход-выход 50 данных, синхронизирующий вход 51, вход 52 "Прерывания" вход 53 тактовых сигналов, вход-выход 54 "3"отовность" вьЫод 55 "Запрос шины", вход 56 "Разрешение доступа к шине", вход-выход 57 "Занятость шины", вход-выход 58 "Приоритетный обмен", вход-выход 59 "Выбор ввода-вывода", вход-выход 60 "Режим обмена", выход 61 "Выбор памяти", адресный вход-выход 62 и второй вход-выход 63 данных устройства.Одноразрядный блок 13 памяти характеристик хранит указатели связанных с локапьными обслуживаемыми процессорами системных ресурсов по адресам, йдентифицируемым именами ресурсов, и нули по осталЬному полю хранения указателями могут фиксироваться включение обобществленных устройств ввода-вывода, параллельные ветви-источники с распределением в частных списках переменных межсегментных обменов, 3 собственные ветви общей программы и дре).Такты в устройствах управления взаимным доступом процессоров многопроцессорной системы осуществляются 40 синхронно за счет использования единой серии сигналов Ф, поступающих на синхронизирующие входы 51, и начало текущего такта связывается с фронтом спада сигнала. 45Устройство работает следующим образом.Снятие блокирующего (низкого) уров. ня сигнала "Обмен" на входе 45 опре,деляет начало цикла обращения, для ко торого сопряженный с устройством процессор (блок обработки) задает на адресных входах 49 код, на входе 46 или 48 - определяющий уровень низкого потенциала интерпретирующий код адреса в качестве .номера устройства ввода-вывода либо положения ячейки памяти, а на входе 47 - уровень, указывающий направление передачи слова первыми входами-выходами 50 данных (от процессора - при уровне "0" и к процессору - при "1" сигнала)В течение интервала активности сигнала "Обмен" определенная группа кодовых комбинаций, выставляемых на адресных входах 49 старших разрядов, воздействуетна элемент ИЛИ 32 и вызывает на его выходе сигнал низкого или высокого уровня, что в первом случае является условием для инициализации дешифратора 44 и при активности одного из его выходов приводит к обращению с операцией,"Запись" к блоку 13 памяти характеристик, либо к включению одного из коммутаторов характеристик 6 или 7, Уровень "0" с входа 45 блокирует элемент И 18 и удерживает через элемент И 20 триггер 8 в нулевом состоянии. Формируемый в соответствии с последним низкий уровень с единичного выхода триггера 8 через элемент НЕ 41 допускает установление извне произвольного уровня сигнала "Занятость шины" на . входе-выходе 57. Высокий уровень с нулевого выхода триггера., 8, одновременно воздействуя на управляющие входы коммутаторов 3 и 4 управления и коммутатора 1 адреса, определяет передачу состояний с входов-выходов 59, 60 и 62, на второй и третий входы элемента ИЛИ 36 и на вторые информационные входы мультиплексора 16, как и на информационные входы регистра 15. Уровень "1" на первом входе элемента ИЛИ-НЕ 39 совместно с "0" с выхода элемента И 19 через элемент ИЛИ 33, устанавливает низкий уровень тактового сигнала на выходе 53, а первый из указанных уровней на втором управляющем входе коммутатора 2 данных удерживает его в режиме "Отключено",В режиме "Отключено" двунаправленный коммутатор 2 данных и коммутаторы характеристик 6 и 7 переводят свои первые входы-выходы и выходы в высокоимпедансное состояние, так что в каждом обращении обеспечивается связь с источником-приемником по типу "один из многих", при которой передача слова к первым входам-выходам 50 данных либо от них происходит без маскирования информации.В цикле обращения квнешнему приемнику (источнику) информации, выставляемой на адресных входах 49, код через элемент И 18 устанавливает.соответственно регулируется интервалом присутствия низкого уровня сигнала на .входе-выходе 54.Высокий уровень на первом входеэлемента ИЛИ 33, как и воздействиенизкого уровня (указателя приемника (источника) о своей неспособности в заданных тактах выполнить прием (выдачу) информационного слова)на вход-выход 54 при наличии "0" нанулевом выходе триггера 8, устанавливает активное ("1" состояние выхода 53, которое, будучи воспринятымв такте перед реализацией записиили чтения информационного слова,запрещает изменение внутреннего состояния процессору и продлевается натребуемое число тактов присутствиеуказанных уровней сигналов на адрес"ных входах 49 и входах 45-48,Восстановление низкого уровня навходе 45, переданное посредствомэлемента И 20 на нулевой вход триггера 8, вызывает в случае установления ранее единичного состояния возврат его в исходное состояние, чточерез элемент НЕ 41 приводит к установлению по меньшей мере до фронтаспада первого йришедшего сигнала Фвысокого уровня потенциала на входевыходе 57.Присутствие высокого уровня потенциала на входе-выходе 57 также через элемент НЕ 42 создает условия .для удержания в исходном (нулевом)состоянии триггера 11, а каждыйфронт спада (точка захвата общей шины) указанного потенциала посредством элементов НЕ 42 и И 27 устанавливает такое же состояние в триггере 10.Локальный процессор свободногопроцессора обращается в область системной памяти к списку доступных вершин, т.е. к управляющей таблице, вкоторой имеются сведения обо всехактивизированных к данному моментувремени вершинах параллельной программы и, получив очередную иэ нихи отметив ее признаком исполнимости,производит обработкув других управ"ляющих таблицах систем, связанных сназначением процессорам ветвей общейзадачи, сопутствующей выбранному сегменту программы информации. Продолжая обращения к системной памяти,локальный процессор.-производит загруз 5 16315высокий уровень на первом входе эле мента И 19, .что совместно с "1" снулевого выхода триггера 8 в ситуации, характеризуемой высоким уровнем на выходе элемента ИЛИ 37, формирует "1" на выходе 55 и на первомвходе элемента ИЛИ 33, одновременнопервым подготавливая по третьемувходу элемент И-НЕ 31 к срабатыва 1 Онию,Для установления связи устройствоожидает появление ответного высокогоуровня на входе 56. Этот сигнал (отарбитра общей шины) в точках установления высокого потенциала на входе-выходе 57, что соответствует ситуации "Общая шина свободна", вызывает срабатывание элемента И 21 и .задает активный сигнал на 1-входе 20триггера 8, Фронт спада сигнала Ф насинхронизирующем входе указывает триггеру 8 переход в единичное состояние.,Уровень "0" воздействует на управляющие входы коммутатора 1 адреса и 25коммутаторов 3-5 управления и на второй управляющий вход коммутатора 2данных, устанавливая на адресныхвходах-выходах 62, входах- выходах 59и 60 и выходе 61 копии состоянии соответственно адресных входов 49 ивходов 46;48 с передачей при наличии низкого уровня на входе 47содержимого первых входов-выходов50 на линии вторых входов-выходов 6335данных и в обратном направл:,ении приего отсутствии и переводя состояниявыходов коммутаторов 3 и 4 управления в высокоимпедансные. Уровень "0"на втором входе элемента И 19 и напервом входе элемента ИЛИ-НЕ 39 и "1"на входе элемента НЕ 41 определяют прекращение действий высоких уровней навыходе 55 и на входе-выходе 57;состояние выхода 53 в результате инверсно повторяет входной уровень сигнала"Готовность" на входе-выходе 54,Коммутатор 2 данных и коммутатор5 управления открыты, а транзит состояний коммутатором 1 адреса и комму, таторами 3 и 4 управления произво"дится в режиме захвата общей шины,т.е. с информационных входов на входы-выходы коммутаторов; до тех пор,пока сопряженный процессор не закончит цикл обращения к обобщенному уст.ройству ввода-вывода, к системной памяти либо к другим процессорам, определяя точку переключения Фронтомку соответствующего сегмента программы совместно с начальными даннымиа обращаясь к выделенному обобщенному устройству ввода-вывода, - загрузку совокупности сформированных к данному моменту времени параллельнымиветвями переменных межсегментных обменов (обязательность полноты частной совокупности переменных не является ограничивающим фактором).Исполнение программы сегмента начинается с записи указателей общихресурсов. Группа локальных указателей общих ресурсов информационносвязывается с системными именами; номерами незавершенных собственныхветвей общей задачи, номерами ветвей источников переменных с меткойположения. переменной в частных упорядоченных списках и т.п.Для записи информации в блок 13памяти характеристик на входах 46и 47 задается низкий уровень, на адресных входах 49 младших разрядов - 25код, вызывающий активность первоговыхода дешифратора 44. Сигнал навходе 45 своим появлением при заданных условиях устанавливает низкиеуровни на управляющем входе мультиплексора 16, а также через элементИ 22 и непосредственно в . на входеобращения и на входе чтения-записиблока 13 памяти характеристик; двапоследних указывают цикл записи В 35блоке 13. При этом код, выставленный на первых входах-выходах 50данных, определяет адрес ячейки и записываемую в эту ячейку характеристику, поскольку содержимое старших 40разрядов через переключающийся мультиплексор 16 задает состояние адресных входов, а значение младшего егоразряда - содержимое информационного входа блока 13 памяти характеристик. Длительность описываемогоцикла обращения устанавливается минимальной, т.е. без тактов ожидания,ибо по состоянию задающих уровней.на выходе элемента ИЛИ 32 и на нулевом выходе триггера 8 значениесигнала выхода элемента ИЛИ и, следовательно, выхода 53 формируетсянизким,Адрес запиеываемой характеристики как указателя выборки для обменавзаимного доступа состоит из коданомера ветви источника переменной,дополненного кодом метки положенияпеременной в упорядоченном списке кодов, формируемых указанной ветвью для случаев, связываемых с выборкой, назначенной локальному процессору ветви, код, дополняющий позиции номера ветви в слове, устанавливается нулевым.Значение записываемой характеристики соответствует "1 при вхождении локального процессора в начальный узел программы сегмента и "О" при прохождении завершающего узла либо при отсечении ветви в общем процессе как неудовлетворительной.При возникновении у локального процессора, выполняющего 1-ю ветвь программы, необходимости связаться с локальным процессором 1-й ветви по состояниям входных сигналов инициируется цикл обращения, в котором запрашивается контроль над общей шиной, и при разрешении доступа к шине на линии входов-выходов 62 выставляется слово для взаимного доступа, а на линиях "Выбор ввода-вывода" и "Режим обмена" входов- выходов 59 и 60 устанавливаются низкие уровни сигналов.Адресное слово режима взаимного доступа включает в себя группу разрядов, которыми позиционно кодируются указания о типе запрашиваемых взаимодействий, таком как "Пересылка-вызов переменной", "Обмен переменной - отсечение ветви и т.п., и собственно адресную часть, представляющую номер ресурса. Информационные возможности адресной части слова достаточны для совместного указания номера ветви и метки положения переменной - результата в частном списке.Одновременно во всех устройствахсистемы, не установивших контроль над общей шиной, разряды адреснойчасти (старшие разряды) слова, пройдя через мультиплексор 16 с нормально коммутируемых вторых информацион"ных входов, задают состояние адресных входов блока 13 памяти характеристик, При этом для рассматриваемой в качестве примера схемы обменов, во-первых, коды номеров обобществленных устройств ввода-вывода, взаимодействия с которыми устанавливаются непосредственно, не могут указать положения потенциально рабочих ячеек в поле хранения блока 1345 памяти характеристик, а во-вторых, положения рабочих ячеек полностью либо частично покрываются кодами инициализации выделенного обобщест 5 вленного устройства ввода-вывода - равноправного приемника информации в обменах взаимного доступа.Таким образом, каждая одноразрядная ячейка блока 13 памяти характеристик в системе имеет совокупность адресов - один для собственного локального процессора и ггуппу для остальных, а информационное слово линий вторых входов-выходов 63 данных в сеансе взаимного доступа в зазисимости от операции представляет собой код переменной, код номера запрашиваемой переменной ветви либо несущественную комбинацию. 20Фронт спада потенциала на входе- ,выходе 55 инициирует формирователь 17 импульсов, и с задержкой ь, равной времени установления устойчивых состояний в цепочке элементов ад ресных цепей, на его выходе формируется отрицательный импульс В , который при наличии "О" на втором и на третьем входах элемента ИЛИ 36 обуславливает высокоимпедансное состояние 30 выхода коммутатора управления,и воспринимается входом элемента как "1",вызывая прохождение активного низкого уровня на единичный вход триггера 9. Уровень "О с нулевого выхода триггера 9 посредством элемента И 22 определяет выставление такого же сигнала на входе обращения и задает цикл обращения с операцией "Чтение" в блоке 13 памяти характеристик либо является условием при одновременности записи характеристик для выполнения чтения после реализации записи.Возбуждение триггера 9 является однотактньщ, если при завершении действия синхросигнала Ф на К-входе сохраняется уровень неактивного (высого) состояния первого выхода дешифратора 44, либо двухтактным. Одновременное присутствие низкого состояния на первом выходе дешифратора 44 с инвертированием сигнала пере) данным с первого входа на выход элемента И-НЕ 28, с "1" на единичном выходе триггера 9 вызывает срабатывание элемента И 23 и результирующий55 сигнал инициирует элемент ИЛИ-НЕ 40 (с открытым коллектором) к без" условному понижению как ответной реакции на доступ извне потенциала на входе-выходе 54, а высокое состоя. ние на первом выходе дешифратора 44 с тем же уровнем на единичном выходе триггера 9 определяет условие передачи кода считываемой в цикле на выход блока 13 памяти характеристик Ьеременной с первого входа на выход элемента И 24.Возможные состояния триггера 12 и уровни сигнала на выходе элемента И 18 при наличии "1" на выходе элемента И 24 отражают существующие ситуации в совместимости развитий ини" циирующего доступ извне и собственного локальных процессоров в связи с заполнением-опорожнением регистров 14 и 15.Наличие единичного состояния в триггере 12 соответствует случаю, когда собственный локальный процессор не связывает себя с обслуживанием регистров 14 и 15 и содержимое последних не требует защиты.Установление нулевого состояния в триггере 12 при "О" на выходе элемент та И 18 соответствует случаю, когда приоритетный собственный локальный процесс наодится непосредственно перед переходом к подпрограмме либо на начальном этапе подпрограммы приема информации из регистров 14 и 15, изменение содержимого регистров запрещено и развитие собственного ло. - кального процессора не тормозится существующим контролем над состоянием общей шины параллельным локальным процессом.Установление "нулевого" состояния в триггере 12 одновременно с присутствием "лог.1" на выходе элемента И 18 соответствует случаю, близкому к второму, причем для продолжения приоритетному в паре связывающихся (собственный и параллельный, инициирующий доступ через общую шину) локальных процессоров, первому из них требуется контроль над общей шиной.Установление "1" на выходе элемента И 24 на интервале присутствия высокого уровня сигнала 9 вызывает срабатывание элемента И-НЕ 29 и уста,новление на его выходе низкого уровня, который, повторяясь на выходе элемента И 25 по возбуждению синхровхода.в завершение интервала, на фронте нарастания потенциала указывает сброс триггера 12 (состояние и информацион12 го разряда оказывается в состоянии выбранного (формирующего низкий уровень) сигнала третий или второй выход дешифратора 44, управляющий коммутатором 6 характеристик или управляющий коммутатором 7 характеристик и одновременно устанавливающий в единичное состояние триггер 12 со сбросом либо с подтверждением нулевого состояния в триггер 10,Один из двух режимов согласования внешнего обращения с собственным инициируется появлением "1" на выходе элемента И 24 на интервале фик сации нулевого состояния триггера 12.Изначально "0" на единичном выходе триггера 12, вызывающий высокий уровень на выходе элемента И-НЕ 28 и срабатывание на интервале возбуждения триггера 9 элемента И 23 по состоянию первого входа элемента ИЛИ-НЕ 40 безусловно указывает низкий потенциал на входе-выходе 54.В завершающей части интервала возбуждения триггера 9 переданный так-. же по разрешающему состоянию второго входа элемента Й 26 высокий уровень с выхода элемента И 24 на нулевой вход триггера 11 на фронте спада уровня сигнала на синхронизирующем входе (во времени соответствует точке нарастания уровня сигнала Ф) вызывает установление единичного состояния в последнем, которое в продолжении действия активного состояния сигнала Ф указывает передачу по первому входу элемента ИЛИ 35 отрицательного импульса с выхода элемента И-НЕ 29 на единичный вход триггера 10. Результирующая "1", выставленная триггером 10 на втором входе элемента ИЛИ-НЕ 40, подтверждает уровень низкого потенциала на входе-выходе 54, Уровень "1" на втором входе элемента ИЛИ 38 блокирует передачу инициирующих запись отрицательных сигналов с выхода элемента И 25 на 10 15 20 25 30 35 40 4 50 управляющие входы регистров 14 и 15. По завершении интервала возбужде 163ного входа триггера П-типа определеноконстантой "0") либо поцтверждаетсяранее зафиксированное в нем нулевоесостояние,В случае нахождения триггера 12в единичйом состоянии, уровень "0" навтором входе блокирует элемент И 26от срабатывания, что определяет вточке непосредственно перед фронтомнарастания сигнала Ф наличие низкогоуровня на Т-входе триггера 11, сохра"некие высокого уровня на нулевом вы"ходе триггера 11 исключает прохождение низкого сигнала через элемент ИЛИ35 с выхода элемента И-НЕ 29 на единичный вход триггера 10, Одновременно"0" на втором входе является условиемдля передачи через элемент ИЛИ 38отрицательного импульса с выхода элемента И 25 на управляющие входы регистров 14 и 15 для занесения в нихна фронте нарастания инициирующегосигнала непосредственно состояния вторых входов-выходов 63 данных и продублированных на выходах коммутатора 1адреса состояний адресных входов-выходов 62. При этом низкий уровеньсигнала на втором входе элементаИЛИ-НЕ 40 с учетом формирования "0"на выходе элемента И 28 является определяющим для текущего состояния"входа-выхода 54 - высокий уровеньсигналаГотовность" удерживаетсяпри отсутствии выставленного извнемаскирующего потенциала.Появление высокого уровня сиг-.нала вследствие сброса триггера 12на выходе 52 воспринимается сопряженным процессором как запрос прерывания. Реагируя на запрос прерывания, локальный процессор выпол"няет многошаговую процедуру перехода на обслуживающую подпрограмму,на одном из шагов которой принимается информация из регистра 15, ана завершающем - из регистра 14. Поданным, поступившим с регистра 15,организуется прохождение заданнойветви в многовариантной подпрограмме обслуживающей процедуры с реализацией проверки битов указателейтипа запрашиваемого взаимодействияи формирования информации о размещении переменной. В циклах обращения, используемых для приема информации иэ регистра 14 или 15; привысоком уровне сигнала "Запись-чте-.ние" на информационном входе старшения триггера 9 моменты окончаний действий единичного состояния в триггерах 10 и.11 связываются с формированием одним из последующих либотекущим циклом. обращений собственного локального процессора требованийчтения содержимого регистра 14 илидоступа к общей шине, т.е. соответственно с установлением условий формирования отрицательного импульса вторым выходом дешифратора 44 или высокого уровня сигнала на выходе элемента И 18,В также перемещения зафиксированного в регистре 14 слова на первые входы-выходы 50 данных инициирующий отрицательный сигнал с второго выхода дешиАратора 44, непосредственно воздействуя на единичный вход триггера 12 и повторяясь на выходе элемента И 27, устанавливает при своем 15 завершении точку рабочего порогового изменения потенциала на синхронизирующем входе триггера 10, переводя в исходное единичное состояние триггер 12 и в нулевое состояние 20 триггер 10, Во второй части следующего такта в точке нарастания уровня сигнала Ф вследствие выставления на К-входе "0" с нулевого выхода триггера 10 происходит сброс тригге ра 11.Возврат триггера 10 в исходное состояние предопределяет Аормирование элементом ИЛИ-НЕ 40 уровня "1", что в отсутствие задания другим. равноправным приемником по условиям параллельной процедуры блокирующего сигнала способствует переводу суммарного потенциала на входе-выходе 54 в высокий для перехода задающего доступ извне цикла от тактов ожидания к исполнительному такту передачи информации.В результате последовательного переключения триггеров 10 и 11 при опе режающем установлении в первом из них нулевого состояния срабатывает элемент И-НЕ 30 и отрицательный сигнал второго входа элемента И 25 передается на синхронизирующий Вход триг 45 гера 12 и далее благодаря разрешающему низкому состоянию второго входа элемента ИЛИ 38 на управляющие входы регистров 14 и .15 для фиксации в них задержанных признака запроса прерывания и вводимых извне слов (последним).Совместное присутствие уровней "1" на единичном выходе триггера 10 и на выходе элемента И 19 по окончании действия возбужденного состояния в триггере 9 задает срабатывание элемента И-НЕ 31 и установление вследствие этого низкого потенциала на входевыходе 58. Действие сигнала "Приоритетный обмен" является однотактным и во всех устройствах, не отмеченных единичным состоянием триггера 10 (в том числе в устройстве, осуществляющем текущий контроль над общей шиной), сопровождается передачей низкого уровня с второго входа элемента ИЛИ 37 на второй вход элемента ИЛИ 34 и на третий вход элемента И 19. Таким образом, возможности представления активного сигнала "Разрешение доступа к шине" предворяющим условием установления сброса триггера 10 ограничиваются.В части действия отрицательного сигнала "Приоритетный обмен" с активным уровнем сигнала Ф, инициирующий уровень по разрешающему низкому состоянию первого входа также переца- ется элементом ИЛИ 34 на первый вход элемента И 20 и через него на нуле-. вой вход триггера 8.Производимый по условиям извне сброс единичного состояния триггера 8 сопровождается сохранением в точках ачализа активного состояния на тактовом выхоДе 53 (кратковременное переключение уровня тактового сигнала не имеет нежелательных последствий при корректном выборе точки тестирования, например при реализации такового не фронте нарастания сигнала Ф) для удержания цикла обращения на тактах ожидания, и по завершении действия , вызвавшего переключение отрицательного уровня на входе- выходе 58, повторным установлением высокого уровня сигнала на выходе 55С необходимой задержкой на переключение формируется ответный сбросу триггера 8 положительный уровень сигнала на входе-выходе 57, собственно появление и фронт спада потенциала которого являются условием Аик" сации сигнала "Разрешение доступа кшине" в продолжении этого же тактав приоритетном устройстве, отмеченном единичным состоянием триггера 1 О,а соблюдение его указывает в установленном порядке возврат к исходномусостоянию триггеров 11 и 10.На Аиг. 3-5 значением времени С обозначена исходная точка обращения к внешнему устройству (цикла, используемого для передачи процессоромсистемы уведомления взаимного досту1548 16 кающих процессах в и-й (отражающейквантование отрезками проведениясеансов времейной оси развития обшего процессора) точке определяет1 Фся как ,К 01, )( где - век и" йроятность предоставления -му локальному процессору контроля над общей 10 шиной; Ц - вероятность достижения-м локальным процессором в своемразвитии точки инициализации межсегвключения известным устройством собственного приема в очередное взаимодействие, проводимое по общей шинена интервале отработки прерывания1 т,(где Я = - ; 1 - минимальное число тактов в сеансе обмена) внутренние возможности расширяются Функциями согласованного переключения устройства с обслуживания локального процессора на доступ, инициируемый с общей шины другим фунционально подобным устройством, при этом исключаютсяпотери информации части межсегментныхобменов, оцениваемые изначально ре 1 зультирующей для системы в целом ве 10 роятностью 50 55 5163 йа) значением е - точка анализа готовности внешних цепей устройства управления к приему передаваемых в данном цикле информационных слов, значением- точка захвата общей шины. значением С - точка начала приема с3общей шины уведомления о доступе, значением- точка записи сопровожудающих уведомление информационных слов- точка Формирования принимающим уведомление устройством сигнала "Приоритетный обмен" для отключения задающего устройства от общей шины по условию первоочередности контроля над ней, значением С - точка отключения в соответствии с установлением задающего сигнала па входе-выходе 58 общей инны от устройства.Интервал времени 1- 17 по состоя нию тактового выхода 53 устанавливает период ожидания (незавершенный период ожидания в случае нерезахвата общей шины) Тсопряженного процессора.Значениемобозначена точка за 6вершения устройством исполнительной фазы, т,е. снятия задающих сигналов на входа-выходах 59 и 6 О, цикла обращения к внешнему устройству, 11 ои- соответственно точки завершения исполнительной Фазы цикла обращения с записью характеристики в блок 13 памяти характеристик и с чтением содержимого регистров 14 и 15, проводимых с инициированием пер" вого, второго или третьего выходов (диаграммы 44, 44, 44 ) дешифра 5тора 4.В ходе решения задачи при динамическом распределении программных работ отдельный сопряженный с устройством управления взаимным доступом процессор назначает себе к исполнению -сегмент и в нем в определенной точке инициирует информационный обмен, используя процедуру взаимного доступа. На необходимость в проводимом для этого сеансе установления взаимодействия Ц-й локальный процессор - потенциальный приемник ин-, Формации) указывает переменная О-5 элемент таблицы межсегментной информации (булевая переменная) равная 1, если 1-й ветви обусловливается прием и-х в списке Формируемых -й ветвью программы данных; вероятность включения приемником в процедуру взаимного доступа при К совместно протементного обмена для и данных, Операционные возможности процессоров по обслуживанию запроса на прием информации от устройства связываются с наличием тактов отработки прерыванияПри вероятности где 1 = 1,1 с, и = 1,М, 1 = 1, ч,наряду с тем, что реализация вводимых Функциональных возможностей централизованных защитным механизмом программных семафоров (в условиях, когдачисло вовлекаемых в процедуру взаимного доступа устройств-приемниковявляется плавающим и каждым сеансомобмена устанавливается динамически,приоритеты их требования общей шиныв совокупности устройств неупорядочены и не могут по Функциональному1548 Формула изобретения5Устройство управления взаимным 40 45 50 55. рактеристик о т л и ч а ю щ е е с я 17 163 признаку быть переназначены) не выполнима,доступом процессора многопроцессор,ной системы, содержащее коммутаторадреса, коммутатор данных, коммутаторы управления, первый коммутаторхарактеристик, первый триггер, блокпамяти характеристик, первый регистр, мультиплексор, элементы И,элементы ИЛИ, первый элемент ИЛИ-НЕ,первый элемент НЕ и дешифратор, стробирующий вход которого соединен свходом Обмен" устройства и первымвходом первого элемента И, выход которого подключен к первому входу второго элемента И, первый инверсныйуправляющий вход дешифратора соединен с вторым входом первого элемента И и с выходом первого элементаИЛИ, второй инверсный управляющийвход соединен с информационным входом первого коммутатора управления ивходом "Выбор ввода-вывода" устройства, информационный вход старшегоразряда дешифратора соединен с информационным входом второго коммутаторауправления, первым управляющим входом коммутатора данных и входомЗапись-чтение" устройства, первыйвыход дешифратора соединен с первымвходом третьего элемента И, выходкоторого подключен к входу обращения блока памяти характеристик, первый выход дешифратора соединен свходом чтения-записи блока памятихарактеристик и управляющим входоммультиплексора, первые информационные входы которого подключены к соответствующим разрядам первого информационного входа-выхода коммутатора данных выхода первого коммутатора характеристик и первого входа-выхода данных устройства, выходымультиплексора подключены к адреснымвходам блока памяти характеристик,информационный вход которого соединен с выходом соответствующего разряда первого коммутатора характеристик, первым входом-выходом данныхсоответствующего разряда устройстваи первым информационным входом-выходом соответствующего разряда коммутатора данных первые информационныевходы-выходы соответствующих разря 1 О 15 20 25 30 35 дов которого соединены с выходамисоответствующих разрядов первого коммутатора характеристик с первымивходами-выходами данных соответствующих разрядов устройства, вторыеинформационные входы-выходы коммута-тора данных соединены с информационными входами первого регистра и вторыми входами-выходами данных устройства, выход первого регистра соединен с информационным входом первогокоммутатора характеристик, второйуправляющий вход коммутатора данныхсоединен с управляющими входами спервого по третий коммутаторовуправления и коммутатора адреса,вторым входом второго элемента И,первым входом первого элементаИЛИ-НЕ и нулевым выходом первоготриггера, информапионный вход третьего коммутатора управления подключен к входу "Выбор памяти" устройства, а выход - к выходу "Выборпамяти" устройства, информационныевходы младших разрядов коммутатора адреса подключены к адресным входам младших разрядов устройства и информационным входам соответствующихразрядов дешифратора, а информационные входы старших разрядов коммутатора адреса подключены к адреснымвходам старших разрядов устройстваи входам первого элемента ИЛИ, выходвторого элемента И подключен к первому входу второго элемента ИЛИ иявляется выходом "Запрос шины" устройства, второй вход и выход второгоэлемента ИЛИ соединены с выходом первого элемента ИЛИ-НЕ и тактовым выходом устройства соответственно, синхронизирующий вход первого триггераподключен к синхронизирующему входуустройства, .1-вход подключен к выходу четвертого элемента И, первыйвход которого соединен с входом "Разрешение доступа к шине" устройства,а второй вход соединен с выходом первого элемента НЕ и с входом-выходом"Занятость шины" устройства, единичный.выход первого триггера подключенк входу первого элемента НЕ, второйвыход дешифратора соединен с управляющим входом первого коммутатора хатем, что, с целью расширения функцио"нальных возможностей при асинхронном характере установления взаимодействийв многопроцессорной системе, оно со