Устройство для контроля блоков памяти
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
; е;,БДл ДЛЯ КОНТРО ОИ СТВО АМЯТИ тение от и может ь ного к яти, Цел овер иост енератор хрониза биэл ок управ вига и с няющие йных си 10 сравн22Ю. А. Марков етельство СССРС 29/00, 1972.ельство СССРС 29/00, 1985. 4:ь ОО ОЪ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ САНИЕ ИЗОБ К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) УСТР БЛОКОВ П (57) Изобре ной технике функционал тивной пам шение дост содержит г блок 2 син элемент НЕ зуюшие бл гистр 5 сд два, выло. псевдосв ча реса, блок ции. 1 ил. носится к вычислительбыть использовано для онтроля блоков операь изобретения - повыи контроля. Устройство 1 тактовых импульсов, ции, счетчик 4 циклов, емент И - НЕ 9, обраления устройством, реумматор 7 по модулюфункцию генератора гналов, счетчик 3 адения и блок 11 индика 1317486510 15 20 25 30 Формула изобретения 35 40 45 50 55 Изобретение относится к вычислительной технике и может быть использовано для функционального контроля блоков оперативной памяти.Цель изобретения - повышение достоверности контроля.На чертеже изображена структурная схема устройства для контроля блоков памяти.Устройство для контроля блоков памяти содержит генератор 1 тактовых импульсов, блок 2 синхронизации, счетчик 3 адреса, счетчик 4 циклов, регистр 5 сдвига, элемент НЕ 6, сумматор 7 по модулю два, формирователь 8 установочных сигналов, элемент И - НЕ 9, блок 10 сравнения и блок 11 индикации. Устройство подключается к контролируемому блоку 12 памяти.Устройство работает следующим образом,Контролируемый блок 12 запоминает последовательно вводимую информацик в порядке ее поступления и последовательно выдает информацию в порядке, определяемом очередностью записи этой информации.В процессе работы устройство реализует два цикла контроля блока 12 (образующие полный цикл контроля): запись тестовой последовательности в память; считывание тестовой последовательности из памяти,Таким образом, устройство работает в двух режимах, режиме записи информации по адресам и в режиме считывания записанной информации, при котором осуществляется выявление неисправностей контролируемого блока 12,По команде Пуск блока 2 счетчик 3 адреса и одноразрядный счетчик 4 устанавливаются в нулевое состояние. Регистр 5 сдвига также устанавливается в начальное (единичное) состояние. После этого запускается генератор 1 тактовых импульсов, который начинает выдавать тактовые импульсы на вход блока 1 индикации, а также на счетный вход счетчика 3 адреса, на вход синхронизации регистра 5 сдвига и на вход элемента И - НЕ 9.Счетчик 3 адреса работает в режиме непрерывного пересчета, формируя код адреса, по которому производится обращение к ячейкам памяти блока 12, Код адреса поступает на адресные входы контролируемого блока 12 и на входы формирователя 8. Формирователь 8 обеспечивает формирование управляющего сигнала для регистра 5 сдвига, при этом задним фронтом импульса Установка обеспечивается запись начальной информации в регистр 5 сдвига.Счетчик 4, элемент 6 НЕ, элемент И - НЕ 9 обеспечивают работу устройства в режимах записи и чтения (О - Запись, 1 Считывание). При первом проходе по адресам контролируемого блока 12 (первый цикл контроля) осуществляется режим Запись, при втором проходе по адресам (второй цикл контроля) осуществляется режим Чтение,Таким образом, в режиме записи счетчик 3 адреса формирует последовательность адресов. В режиме считывания формирует ту же адресную последовательность, что и при записи и обеспечивает считывание из блока 12 информации, записанной в него в режиме записи. В течение первого цикла контроля регистр 5 сдвига работает в режиме непрерывного сдвига записанной в него информации, затем по заднему фронту импульса Сброс осуществляется запись в регистр 5 сдвига исходной информации и осуществляется следующий цикл контроля. При этом регистр 5 сдвига совместно с сумматором 7 формирует псевдослучайную последовательность максимальной длины.В предлагаемом устройстве разрядность регистра 5 сдвига должна быть не меньше, чем разрядность счетчика 3 адреса.С помощью регистра 5 сдвига и сумматора 7 можно формировать меняющееся от проверки к проверке (за счет соединения различных выходных разрядов регистра 5 сдвига с входами сумматора 7 псевдослучайным образом) распределение информации в контролируемом блоке 12 памяти. Устройство для контроля блоков памяти, содержащее генератор тактовых импульсов, блок синхронизации, формирователь установочных сигналов, счетчик адреса, регистр сдвига, блок сравнения и блок индикации, причем первый, второй и третий выходы блока синхронизации подключены соответственно к синхровходу генератора тактовых импульсов, входу сброса счетчика адреса и входу сброса блока индикации, синхровход которого соединен с первым выходом генератора тактовых импульсов, информационный вход и выход блока индикации подключены соответственно к выходу блока сравнения и установочному входу блока синхронизации, второй выход генератора тактовых импульсов соединен с входом синхронизации регистра сдвига и счетным входом счетчика адреса, выходы разрядов которого являются адресными выходами устройства, информационным входом которого является первый вход блока сравнения, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введены счетчик циклов, сумматор по модулю два, элемент НЕ и элемент И - НЕ, выход которого является выходом записи-чтения устройства, причем вы1317486 Составитель В. РудаковРедактор Н. Горват Техред И. Верес Корректор И. ЭрдейиЗаказ 2296/46 Тираж 589 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий13035, Москва, Ж - 35, Раушская наб., д. 4/5Производственно. полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ходы разрядов и выход переполнения счетчика адреса подключены соответственно к одним из входов формирователя установочных сигналов и счетному входу счетчика циклов, выход переполнения и информационный выход которого соединены соответственно с входом смены цикла блока синхронизации и входом элемента НЕ, выход которого подключен к одному из входов элемента И - НЕ, другой вход которого соединен с вторым выходом генератора тактовых импульсов, другой вход и выход формирователя установочных сигналов соединены соответственно с вторым выходом блока синхронизации и управляющим входом регистра сдвига, информационный вход которого и 5 второй вход блока сравнения подключены квыходу сумматора по модулю два, вход сброса счетчика циклов соединен с вторым выходом блока синхронизации, входы сумматора по модулю два соединены с группой выходов регистра сдвига, а выход сумматора по модулю два является информационным выходом устройства.
СмотретьЗаявка
3996433, 23.12.1985
ВОЙСКОВАЯ ЧАСТЬ 70170
СЕМЕНОВ СЕРГЕЙ НИКОЛАЕВИЧ, МАРКОВ ЮРИЙ АЛЬБЕРТОВИЧ, ЖИБУРА ВАЛЕРИЙ ПАВЛОВИЧ
МПК / Метки
МПК: G11C 29/00
Опубликовано: 15.06.1987
Код ссылки
<a href="https://patents.su/3-1317486-ustrojjstvo-dlya-kontrolya-blokov-pamyati.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для контроля блоков памяти</a>
Предыдущий патент: Оперативное запоминающее устройство с самоконтролем
Следующий патент: Запоминающее устройство с исправлением информации в отказавших разрядах
Случайный патент: Контактное устройство для подключения плоских интегральных микросхем