Запоминающее устройство с самоконтролем

.тносит ся частнос нение до Устройс яти гру Зиин во содерпы, регис ормационэле а, груп ш ОСУДАРСТВЕННЫЙ НОМИТЕТ ССО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВ,ния является повышфункционирования.жит блоки 1-1,; пам2 адреса, адресныйный 4 входы устро ментов И 5, блок 6 декодирования,группу 7 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ,группу элементов И 8, блок 9 анализаошибок, блок 10 синхронизации, входы11 чтения, 12 записи, сигнала регенерации с исправлением 13 и беэ исправления 14 ошибок устройства, каждыйблок памяти содержит накопители 15 -15 , блок 16 обнаружения и исправления ошибок, мультиплексор 17, демультиплексор 18, группу элементов И 19,блок 20 преобразования адреса, группу 21, 22 элементов ИЛИ, регистры 23,24, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2,5, трех-стабильный элемент И 26, информационый выход 27, выходы 28-32 сигналовконтроля устройства. Цель достигаетсяпутм введения средств для обнаружения и исправления ошибок различныхтипов. 2 э.п. ф-лы, 6 ил.1432613Г 72 Фиг.б Составитель М.СилинТехрсд Л.Сердюкова Корректор А.Обручар Редактор В.Петраш Заказ 5450/46 Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 1 2 З 95678 У 1011 1201 ФЮ 1 б Л Тираж 590 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Изобретение относится к вычислительной технике, в частности к запоминающим устройствам,Цель изобретения - повышение достоверности функционирования.5На фкг. 1 представлена функциональная схема устройства; на Фиг.2фуккциональная схема блока преобразования адреса на Фиг, 3 - функциональ 10ная схема блока анализа ошибок; наФкг. 4 - показана Н-матркца используемого в блоке обнаружения и исправления ошибок корректирующего кодафна фиг. 5 - временные диаграммы ра"боты блока синхронизации и устройства на фигг, 6 структура используемого в устройстве корректирующегокода и принцип коррекции ошибок разлиФой кратности,20Устройство содержит блоки 1,-1памяти группы, регистр 2 адреса, адресный 3 и информационный 4 входыустройства, группу 5 элементов И,блок 6 декодирования, группу 7 элементов ИСКЛЮЧАКВ(ЕЕ ИЛИ, группу 8 элементов И, блок 9 анализа ошибок,блок 10 синхронизации, входы 11 чтения, 12 записи, сигнала регенерациис исправлением 13 и беэ исправления 3014 ошибок устройства, каждый блок памяти содержит накопители 15 -15;блок 16 обнаружения и исправленияошибок, мультиплексор 17, демультиплексор 18, группу 19 элементов И,блок 20 преобразования адреса, группу 21 и 22 элементов ИЛИ, регистры23 и 24, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 25,трехстабкльный элемент И 26, информационный выход 27 устройства, выходы 28-32 сигналов контроля устройства,Блок 20 преобразования адреса содержит дешифратор 33, элемент 34ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор 35 по модулю два, элементы И 36-43, элемент45НЕ 44, элемент И 45, элементы МОНТАЖНОЕ ИЗИ 46-50,Блок 9 анализа ошибок содержитэлементы ИЛИ 51-53, элементы И 54и 55. 50На фиг. 4 обозначены информационные И 1-16 и контрольные К 17-22 разряды кода, используемого в блокахпамяти.На Фиг. 5 обозначены Р 1 - режим 55чтения, Р 2 - режим записи, Рз - регенерация с исправлением ошибок,Р 4 - регенерация без исправления ошибок, Х 1-Х 13 сигналы управления с выходов один - тринадцать блока 10, А 1,2 - коды адреса на адресных входах накопителей 15 блоков 1 памяти, ВВ 1 - информационные и контрольные сигналы на входах-выходах блока 16, ВВ 2 - информационные и контрольные сигналы ка входах-выходах блока 6, ИВ - информационные сигналы на выходах 27 устройства, ВИ - входные информационные сигналы ка входах 4 устройства, ЗИ - записываемые информационные и контрольные сигналы на информационных входах накопителей 15 блоков 1 памяти.Блок 16 и блок 6 выполняют аналогичные Функции и содержат блоки задания направления обмена информациокннмк и контрольными разрядами, блок управления, блок Формирования признаков одиночной к многократной (двойной) ошибки, В таблице указаны режимы работы блока 16 (6) в зависимости от значений управляющих сигналов Х 9, Х 10, (Х 11, Х 12), поступающих на их вх оды еБлок 10 построен на ждущих мультквибраторах типа К 155 АГЗ .и формирует управляющие сигналы Х 1-Х 13 согласно временной диаграмме, приведенной на фиг, 3.Накопители 15 блоков 1 памяти представляют собой одноразрядные схемы памяти динамического типа с тремя состояниями выхода.В группу 7 входят элементы ИСКЛЮЧАЮЩЕЕ ИЛИ по числу информационных разрядов. Адрес,. поступающий по входам 3 на регистр 2, состоит из трех частей. Первая часть - адрес строки накопителей 15, вторая часть - адрес столбца накопителей 15 и третья часть (младшие разряды) - номер разряда в считанном слове, В процессе работы в регистр 2 вначале поступает первая и третья части адреса, а затем на место первой части - вторая часть адреса.Блок 20 предназначен для преобразования младших разрядов адреса в столбцы контрольной матрицы используемого корректирующего кода. Необходимость преобразования вызвана тем, что в режиме записи в накопители 15 каждого блока 1 памяти записывается только один разряд, а ему соответствует определенный столбец контролькой матрицы кода. Иеящу младшимиразрядами адреса и столбца контрольной матрицы имеется взаимно однозначное соответствие. Поэтому вместо формирования новых контрольных разрядовдостаточно сложить по модулю два их5старые значения и преобразованныйкод младших разрядов адреса. Кодмладших разрядов адреса и столбцыконтрольной матрицы различаются в 1,2, 4, 8 и 16-м столбцах. Поэтому припоступлении этих кодов адреса, а ихпризнаком является наличие толькоодной единицы, блок 20 преобразовывает их соответственно в код 25, 26,27, 28, 29, Кроме того, блок 20 формирует сигнал четности столбца контрольной матрицы, который также необходимо корректировать в числе контрольных разрядов прн записи. 20Дешифратор 33 пРеобразовываетунитарный код в двоичный. ЭлементИСКЛЮЧАЮЩЕЕ ИЛИ 34 выявляет наличиеодной единицы в поступившем коде адреса и разрешает выдачу преобразованного кода на выход. При любом другомкоде адреса он проходит на выход блока 20 без изменения. Сумматор 35 помодулю два формирует по выдаваемомукоду сигнал четности,Устройство работает следующим образом.Режим чтения, При считывании навход 3 адреса поступает адрес, а навход 11 блока 10 - сигнал чтения. Посигналу чтения блок 10 формирует последовательность управляющих сигналовХ 1-Х 13 (фиг,5), С выхода блока 10сигнал Х 1 поступает на первый управляющий вход накопителей 15 блоков 1памяти, По спацу фронта этого сигналав накопителях 15 фиксируется адресА 1 строки, а по сигналу Х 2, поступающему на их вторые управляющие входыс выхода блока 10, фиксируется адресА 2 столбца. Сигнал ХЗ на третьихуправляющих входах накопителей 15 равен единице, и на выходах накопителей15 появляется считанная информация.По сигналам Х 9 и Х 10, поступающим изблока 10 на управляющие входы блока 5016, производится запись информационных и контрольных разрядов в блок 16,а также выдача откорректированныхразрядов из него. Откорректированныеразряды с входов-выходов блока 16 55поступают на вторые входы мультиплексора 17, на первые входы которогопоступают младшие разряды адреса из регистра 2. При поступлении единичного сигнала Х 5 из блока 10 на третий вход мультиплексора в соответствии с младшими разрядами адреса на выход мультиплексора выдается один иэ разрядов, По единичному сигналу Х 8 элемент И 26 выдает этот разряд на выходблока памяти. Поскольку считываниепроисходит одновременно во всех блоках 1 памяти, то на входы-выходы бло-:ка 6 поступает 72 разряда, среди которых имеются информационные и конт" рольные.Пр сигналам Х 11 и Х 12 из блока 10, поступающим на управлякцие входы блока 6, производится запись информационных и контрольных разрядов в блок6, а также выдача откорректированных разрядов иэ него. Откорректированные разряды с входов-выходов блока 6 поступают на группу 7, его производится дополнительная коррекция и выдача информационных разрядов на выход 27 устройства.Режим записи. При записи на вход 3 адреса поступает адрес, на вход 4 - записывается информация, на вход 12 блока 10 - сигнал записи, По этому сигналу блок 10 формирует управляющие сигналы Х 1-Х 13 (фиг.5). С выхода блока 10 сигнал Х 1 поступает на первый управляющий вход накопителей 15 блоковпамяти, По спаду фронта этого сигнала в накопителях 15 фикскруется адрес А 1 строки, а по сигналу Х 2, поступающему на их вторые управляющие входы с выхода блока 10, фиксируется адрес А 2 столбца. СигналХЗ на третьих управляющих входах накопителей 15 равен единице, и на выходах накопителей 15 появляется считанная информация. По сигналам Х 9 и Х 10, поступающим из блока 10 на управляющие входы блока 16, производится запись информационных и контрольных разрядов в блок 16 обнаружения и исправления ошибок, а также выдача откорректированных разрядов из него. Откорректированные разряды с входов- выходов блока 16 поступают на вторые входы мультиплексора 17, на первые входы которого поступают младшие раэряды адреса иэ регистра 2. При поступ.ленин единичного сигнала Х 5 из блока 10 на третий вход мультиплексора в соответствии с младшими разрядами адреса на его выход выдается один из разрядов, Одновременно со считывани 5 143 ем информации из накопителей 15 выходная информация, подлежащая .записи, по сигналу Х 13, поступающему на второй вход группы 5 элементов И из бло" ка 1 О, выдается на входы-выходы соответствующих блоков 1 памяти и входы- выходы блока 6, в последнем Форютру-. ются контрольные разряды, которые затем также подаются на входы-выходи соответствукщих блоков , памяти.В блоке 1 памяти разряд, считанный по данному адресу из накопителей с выхода мультиплексора 17 и поступивший в блок памяти (для записи) сравниваются элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 25, Если они равны, то сигнал сравнения равен чуха . если нет - то единице Перед выдачей и",формации из блока 16 регистры 23 и 24 обнуляются единичным сигналом Х 7, а при выдаче информация из блока 16 оиа через группы 2 1 и 22 элементов ИЛИ записьвается в регистры 23 и 24. В регистр 23 записываютсч информапиокные разряды, а з регистр 24 = контроль-" ные.По сигналу Хб сигнал сравнения через демультипчексор 18 и группу 21 элементов ИПИ поступает на один из входов регистра 23, а именно на тототорый соответствует записьыаемому разряду. Поскольку регистры 23 и 2 Ь имеют счтные входы, то прг кэстугвнии сигнала сравнения в регисго происходит сложение по модею два этого сигнала и информации, записанной в регистре, При этом сигнал сраь" кения может быть равен нулю или единицеоРассмотрим случай, при котором сигнал сравнения равен единице, Это означает, что записьваемый разряд не согласован со считанным. Например, считана единица, а записать необходимо ноль или считан ноль а записать необходимо единицу, В обоих случаях ,сложение по модулю два считанного разряда и сигнала сравнения приводит к появлению такого значения данного разряда, который необхоцимо заикать, Например, считана единица а записать необходимо ноль. В этом случае сиг"- нал сравнения равен единице и сложение его по модулю два со считанным разрядом (равным единице) приводит к появлению в данном разряде нулевого значения, что и требуется. В случае, когда считан ноль, а необходимо запи 2613 5 10 15 25 "Г) Ъг о б 5 у 55 сать единицу, сигнал сравнения равенединице и его сложение по модулю двасо считанкьм разрядом (равным кулю)приводит к появлению в данном разрядеединичного значения, что и требуется,До появления сигнала сравнения врегистр 24 производится запись контрольных разрядов из блока 16 черезгруппу 19 по сигналу Х 4, При несогласоваки,; записьваечого и считанногоразрядов необх димо скорректироватьконтрольные разояды т.;к, чтобь; онисоответстзовзли записьваемой информации, При этом если сигнал сравнения равен единице, то для приведенияк соответствие конт;ьных разрядовзаписываемой информации достаточнок пр "жним значениям коктропьных разрядов пибавить по модулю два столбец коктролькой м.-.трицы, соответствующий записываемому разряду. Блок20 по адресу записьваемого разрядаформирует данный сто.1.-ец и по единичному сигналу сравнения и разрешающему сигналу Хб выдает его через группу 22 элементов РГй ка счетные входырегистра 24, где производится сложение по модулю два а контрольнымиразрядеь;31При согласог:анни запнсьваемогоразряда и считанкод о сигнал сравнения равен нулю н изме:еннй в регистрах 23 н 2 . Не происходит. Информационные и контрольные разряды с выходов регис:ров 23 и 24 поступают кавходы соответствующих накопителей15, и по спаду Фронта сигнала Х 2производится их запись.Регенерация с исправлением ошибок(фиг.5, РЗ), В этом режиме производится считьвание, исправление ошибокз блоке 16 и запись исправленнойинформации через группу 19 элементовИ в накопители 15,Регенерация без исгравления ошибок (фиг,5 Рч). В этом режиме в накопители 15 подается только адрес А 1строки и по спаду фронта сигнала Х 1з накопителях 15 производится регенерация.Рассмотрим работу устройства приисправлении ошибок.Допустим, что произошла одиночнаяошибка (фиг.б, случай 1), Эта ошибкаисправляется кодом Хэмминга в блоке16 первого блока 1 памяти.Двухкратная ошибка (Фиг.б слу-.чай 2). Для блоков 1 памяти эти ошиб -5 10 15 20 25 30 35 40 45 50 55 7 143ки воспринимаются как одиночные иисправляются в них блоками 16, Аналогично, при возникновении ошибок любой кратности, располагающихся по одной в блоках памяти, такие ошибкибудут исправлены,Двойная ошибка в одном блоке памяти (фиг.б, случай 3) . В блоке памяти1 эта ошибка не может быть исправлена, поскольку превьппает корректирующую способность кода внутри блока памяти, Но, поскольку на выход блоков1 памяти выдаются только по одномуразряду (например, 4-е), в составевыданных разрядов будет только однаошибка, которая исправляется кодомХэмминга в блоке 6.Трехкратная ошибка (фиг,б, случай 4). Эта ошибка в блоке 16 не может быть исправлена, однако, поскольку на выход блока памяти выдаетсятолько один разряд, такая ошибка. исправляется в блоке 6 кодом Хэмминга. Аналогично исправляются ошибкилюбой кратности в пределах одногоблока памяти.Трехкратная ошибка (фиг.б, случай 5). При такой конфигурации ошибки в первом блоке памяти она отожде"ствляется как двухкратная, а во втором блоке памяти - как одиночная.Во втором блоке памяти ошибка исправляется блоком 16, Далее оставшаясядвукратная ошибка исправляется, каки в случае 3.Четырехкратная ошибка (фиг.б, случай 6). При этом ошибки располагаются по две в двух блоках памяти. Такая ошибка кодом Хэмминга ни в блоках16 блоков памяти, ни в блоке 6 декодирования не может быть исправлена,так как и в блоках памяти, и на ихвыходах (при выдаче 9-х или 10-х разрядов) ошибка является двухкратной..Исправление производится в группе 7следующим образом. Сигналы обнаружения двойной ошибки из блоков 16 блоков памяти поступают напервые входыгруппы 8 элементов И, на вторые входы подается разрешающий сигнал одвойной ошибке из блока 6. С выходагруппы 8 элементов И сигналы обнаружения двойных ошибок в качестве единичных сигналов коррекции поступаютна входы группы 7, где они складываются с соответствующими информационными разрядами. В результате этогопроисходит их коррекция, и на выход 26138 27 устройства выцается исправленная информация.Блок 9 предназначен для обнаружения некорректнруемых ошибок, Этот факт определяется по наличию нулевых сигналов обнаружения одиночных и двойных ошибок в блоках 1 памяти и . единичного сигнала обнаружения двойной ошибки в блоке 6 (фиг.б, случай 7) либо по наличию единичных сигналов обнаружения одиночной и двойной ошибки в блоках 1 памяти и двойной ошибки в блоке 6 (фиг.б, случай 8), Укаанные ситуации определяются с помощью элементов И 54 и 55 и элементов ИЛИ 51-53. На выход блока анализа ошибок из элемента ИЛИ 53 выдается сигнал обнаружения некорректируемой ошибки. Формула изобретения 1. Запоминающее устройство с самоконтролем, содержащее регистр адреса, группу блоков памяти, группу элементов ИСКЛЮЧАКЩЕЕ ИЛИ, блок декодирования, причем информационный вход регистра адреса подключен к адресному входу устройства, выход регистра адреса подключен к адресным входам блоков памяти группы, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы подключены к соответствующим разрядам информационного выхода устройства, о т л и - ч а ю щ е е с я тем, что, с целью повьпюения достоверности функционирования, в него введены две группы элементов И, блок анализа ошибок и блок синхронизации, причем каждый блок памяти группы содержит группу накопителей, мультиплексор, блок обнаружения и исправления ошибок, элемент ИСКЛЮЧАКЗЦЕЕ ИЛИ, трехстабильный элемент И, демультиплексор, два регистра, две группы элементов ИЛИ, группу элементов И и блок преобразованияадреса, причем информационный входустройства подключен к первым входамэлементов И первой группы, выходы которых подключены к первым входамэлементов ИСКЛЮЧАКЩЕЕ ИЛИ группы ик входам-выходам блока декодирования,первый и второй выходы которого подключены к первому и второму выходам сигналов контроля устройства, причемв каждом блоке памяти группы адресный вход блока памяти соединен с адресными входаж накопителей группы, 9143261первым информационным входом мультиплексора, информационными входамидемультиплексора и блока преобразования адреса, информационные вьиодынакопителеи соединены с вторым инч5Формационным входом мультиплексора,входами-выходаю блока обнаруженияи исправления ошибок и первьви входами элементов И группы, вьиоды которьи соединены с первыми входамн элементов ИЛИ первой и второй групп иинформационными входами накопителей.ВыхОд мульти 1 Ц 1 ексОра соединен с первым входом трехстабильного элементаИ и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с "первыми управляющими входами блокапреобразования адреса и демультиплексора, выходы которого соединены свторыми входами элементов ИЛИ первойгруппы, вьиоды которьи соединены синформационными входами первого регистра, второй вход элемента ИСЮНОЧАЯЦЕЕ ИЛИ соединен с вьиодом,трехстабильного элемента И, вьиоды блокапреобразования адреса соединены свторыьи входами элементов ИЛИ второйгруппы, выходы которых соединены синформационными входами второго регистра, выходы первого и второго регистров соединены с информационнымивходами соответствующих накопителей,первый выход блока обнаружения иисправления Ошибок к-го блока памятигруппы подключен к К-м разрядам35третьего выхода сигналов контроляустройства и первого вхоца блока анализа ошибок, второй выход блока обна"ружения и исправления ошибок Е-гоблока памяти группы подключен к первому входу -го элемента И второйгруппы, 1 -му разряду второго входаблока анализа ошибок и 1 му разрядучетвертого вьиода сигналов контроляустройства Ь = 17 п), где и - количество блоков памяти в группе), вы"ходы трехстабильньи элементов И подключены к входам-вьиодам блока декодирования и первым входам элементовИСКЛЮЧАЮЩЕЕ ИЛИ группы, второй выходблока декодирования подключен к вторым входам элементом И второи группы и к третьему входу блока анализаошибок, выход которого подключен кф)5пятому выходу сигналов контроля уст"ройства, выходы элементов И второйгруппы подключены к вторым Входамэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы,31 Опервый, второй и третий выходы блока синхронизации подключены соответственно к входам записи адреса строки, столбца и чтения накопителей блоков памяти группы, четвертый выход блока синхронизации подключен к вторым входам элементов И группы всех блоков памяти группы, пятый выход блока синхронизации соединен с управляющим входом мультиплексора, шестой выход блока синхронизации соединен с вторыми управляющими входаи мультиплексора и блока преобразования адреса блоков памяти группы, седьмой выход блока синхронизации соединен с входами установки в ноль первого и второго регистров всех блоков памяти группы, восьмой выход блока синхронизации соединен с вторым входом трех- стабильного элемента И блоков памяти группы. девятый и десятый выходы блока синхронизации соединены соответственно с первым и вторым управляющими входами блока обнаружения и исправления ошибок блоков памяти группы, одиннадцатый и двенадцатый выходы блока синхронизации соединены соответстВенно с первым и вторым управляющими входами блока декодирования, тринадцатый выход блока синхронизации соединен с вторыми входами элементов И первой группы, первый, второй, третий и четвертый входы блока синхронизации являются соответственно входом чтения, входом записи, входом сигнала регистрации с исправлением и входом сигнала регенерации без исправления ошибок устройства.2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок преобразования адреса содержит дешифратор, элемент ИСКЛЮЧАКЙЕЕ ИЛИ, элемент НЕ, сумматор по модулю два, девять элементов И, пять элементов МОНТАЖНОЕ ИЛИ, входы дешнфратора и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока подключены к информационному входу блока, первый н второй разряды информационного входа блока соединены с первыми входами соответственно первого и второго элементов МОНТАЖНОЕ ИЛИ, вход логической единицы устройства подключен к первым входам первого и второго эпементов И блока, вьиоды которых соединены с вторыми входами соответственно первого и второго элементов МОНТАЖНОЕ ИЛИ, первый, второй и третий выходы дептифратора соединены с143261 первыми входами соответственно третьего, четвертого и пятого элементов И, выходы которых соединены с вторыми входами соответственно третьего,5 четвертого и пятого элементов МОНТАЖНОЕ ИЛИ, выход элемента ИСКЛЮЧАКЩЕЕ ИЛИ соединен с вторыми входами элементов И с первого по пятый и входом элемента НЕ, третий, четвертый и пятый разряды информационного входа блока соединены с первыми входами соответственно шестого, седьмого и восьмого элементов И блока, выходы которых соединены с первыми .входами соответственно третьего, четвертого и пятого элементов МОНТАЖНОЕ ИЛИ, выход элемента НЕ соединен с вторыми входами с шестого по восьмой элементов И, выходы элементов МОНТАЖНОЕ ИЛИ соединены с входами сумматора по модулю два, первый и второй входы девятого элемента И подключены соответственно к первому и Сигналы одиночной и/или двойной ошиб- ки Режим работы Характер информациина входах-выходах Сигналы управленияХ 9, Х 1 О,Х 11, Х 12 О О Вычисление конт- Входные информационрольных разрядов ные и вычисленные Запрещены контрольные разряды Входные информационные и контрольныеразряды Выключенное состоя- Разрешены Выходные исправленные информационныеразряды 1 О Прием информационных и контрольных разрядов .1. 11 1 Блокировка ин- формации О 1 Коррекция и выдача исправленной информации 12второму управляющим входам блока, выходы девятого элемента И блока соединены с третьими входами с первого по восьмой элементов И, выходыэлементов МОНТАЖНОЕ ИЛИ и сумматорапо модулю два подключены соответственно к выходам блока,3, Устройство по п,1, о т л и -ч а ю щ е е с я тем, что блок анализа ошибок содержит три элемента ИЛИи два элемента И, причем К-е разрядыпервого и второго входов блока подключены соответственно к К-м входампервого и второго элементов ИЛИ, выходы которых подключены соответственно к первому и второму входампервого и второго элементов И, третьи входы которых подключены к третьему входу блока, выходы первого ивторого элементов И подключены соответственно к первому и второму входам третьего элемента ИЛИ, выход которого подключен к выходу блока, 1432613