Устройство для контроля полупроводниковой памяти

-24 57) Изоельнойо для ковой па ретен ехник.В.Ано т о и. ляется повышен ва. Устройство Ъ М Фиг ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ИСАНИЕ ИЗОБРЕТЕНИ К АВТОРСКОМУ СВИДЕТЕЛЬСТ(088.8)е свидетельство СССРС 11 С 29/00, 1982 СТВО ДЛЯ КОНТРОЛЯ ПОЛУПРПАМЯТИ е относится к вычисли- и может быть применеблоков полупроводниелью иэобретения яве надежности устройстсодержит синхрониэа1432612 тор 1, блок 2 управления, блок 3 задания тестов, первый 4 и второй 6счетчики адреса, коммутаторы 5, 10,11, 13, 20, формирователь 7 тестовыхсигналов, блок 8 сопряжения уровнейнапряжения, регистр 9 адреса ошибки,первый блок 12 сравнения, группу триггеров, блок свертки по модулю два,триггер, блок памяти эталонных сигнатур, сигнатурный анализатор, вто"рой блок сравнения и элемент И. Надежность устройства повышается засчеч введения самоконтроля устройства, В режиме. самоконтроля блокируется обращение к контролируемой памяти,а тестовые,цанные, адреса и код команды подаются на вход блока сверткипо модулю два, где свертываются по Изобретение относится к вычислительной технике, может быть применено для кочтроля блоков полупроводниковой памяти, и является усовершенствованием устройства по авт,св.В 105 1585.Цель изобретения - повьппение надежности устройства,На Фиг, 1 и 2 изображена Функциональная схема устройства; на фиг, 3 -структурная схема блока управления.Устройство содержит (фиг.1) синхронизатор 1,блок 2 управления,блок 3 задания тестов, первый счетчик 4 адреса пер 15вый коммутатор 5, втброй счетчик 6адреса, формирователь 7 тестовых сигналов, блок 8 сопряжения уровней напряжения, регистр 9 адреса ошибки,второй коммутатор 10, третий коммутатор 11, первый блок 12 сравнения,четвертый коммутатор 13. Блок контролируемой памяти обозначен позицией 14,Блок 2 управления, имеет с первогопо пятый выходы 15-19.25Устройство содержиг также пятыйкоммутатор 20, блок 21 с входом 22 кора команды, входами 23 контрольногослова, входами 24 адреса входами 25синхронизации и установочными входами 26, содержащий группу триггеров,27.с выходами 28, блок 29 свертки помодулю два, элемент И 30, триггер 31 модулю два и служат для анализа в сигнатурном анализаторе, по окончаниитеста сигнатура с выходов которогосравнивается с эталонной, считаннойиз блока памяти эталонных сигнатур всоответствии с Формируемым в устройстве тестом. При несовпадении сигнатур сигнал ошибки с выхода второгоблока сравнения переводит в состояние, соответствующее ошибке, один изтриггеров группы, выбранный сигналами разрешения выполнения теста с выходов блока 3. Таким образом осуществляется самоконтроль устройства, прикотором контролируются синхронизатор1, блок 3, счетчики 4, 6, формирователь 7 и коммутаторы 5, 10, 11 и 13,3 ил,блок 32 памяти эталонных сигнатур,сигнатурный анализатор 33 ошибок ивторой блок 34 сравнения. Блок 2 управления имеет также шестой выход 35и содержит фиг.З) переключатеяи 36-4 1,выводы 15-19 и 35 подвижных контактовкоторых являются выходами с первогопо шестой блока 2 управления, на вход42 которого подается уровень нулевогопотенциала, а на вход 43 - уровеньлогической единицы,Триггеры 27 и 31 являются Р-триггерами ИС серии К 155 ТМ 2. Блок 32 памяти эталонных сигнатур выполнен иэмикросхем ПЗУ К 155 РЕЗ, причем число используемых ячеек памяти блока 32определяется числом тестов, используемых для самоконтроля устройства,а разрядность слова - разрядностьюрегистра сдвига сигнатурного анализатора 33. Сигнатурный анализатор 33 ошибок выполнен из регистра сдвига и сумматора по модулю два.Разрядность счетчика 4 адреса определяется максимальной емкостью каждой микросхемы контролируемой памяти 14, а разрядность счетчика 6 ад-, реса - ее информационной емкостью.Устройство работает следующим образом.При включении питания устанавливаются в исходное нулевое состояние счетчики 4 и 6, блок 3.,(фиг.1), формирователь 7, блок 12, сигнатурный анализатор 33, триггеры 27. По выходу 15 блока 2 устанавливается частота обращения к проверяемому блоку 14 памяти, по выходам 17 и 18 - объем проверяемой памяти, по выходам 19 - 1 О режим контроля, по выходу 35 - режим работы: контроль памяти 14 или самоконтроль устройства.По сигналу пуска с выхода 16 блока 2 включается синхронизатор 1, с выхо да которого поступает на вход счетчика 4 счетный сигнал с периодом, равным циклу обращения. Адрес контролируемой памяти,14 формируется счетчиками 4 и 6. Счетчик 4 изменяет свое состояние по счетному сигналу, поступающему с выхода синхронизатора 1, вырабатывая при этом сигналы переноса, соответствующие емкости применяемых в памяти 14 микросхем памяти. 25Управление счетчиком 6 осуществляется через коммутатор 13, на информационные входы которого поступают сигналы переносов с выхода счетчика 4, а на управляющий вход - сигналы с ныхо да блока 8, которые разрешают передачу сигнала переноса на выход коммутатора 13.По выходам 17 и 18 блока 2 задается объем памяти 14 путем блокировки части разрядов счетчика 6. При исключении иэ счетного режима всех разрядов счетчика б обращение осуществляется к одной микросхеме памяти, определяемой состоянием выходов 17 и 18 блока 2. По подключенным к выходам блока 3 входам счетчика 6 задается режим его работы в зависимости от формируемого теста. По заполнении счетчика 6 вырабатывается сигнал переноса, кото.рый, поступая н блок 3, участвует в формировании сигнала окончания контроля.По выходу 19 блока 2 задается необходимый набор тестов для контроля памяти 14, Сигнал с выхода блока 3, поступая на вход формирователя 7 и управляющие входы коммутаторов 10 и 11, разрешает формирование тестовьм последовательностей выбранного теста. По сигналу окончания теста, поступаю щему с вьмода формирователя 7, блок 3 разрешает формирование следующего выбранного теста. Сигнал с выхода блока 3, поступающий на входы блока 8 и счетчика 4, блокирует прохождение счетного сигнала на вход счетчика 4 и обращение к памяти 14 на входе блока 8 на время поиска очередного выбранного теста. По сигналу окончания теста блок 3 разрешает запись н память 14 фоновой информации. Сигнал переноса на входе блока 3 перенодит последний н состояние, соответствую-, щее разрешению выполнения собственно тестовой программы.На входы коммутатора 5 поступают управляющие сигналы с выходов формирователя 7, причем в зависимости от выполняемого теста на выход коммутатора 5 проходит прямой или инверсный код адреса, поступающий на информационные входы коммутатора 5 с выхода счетчика 4, либо фоновый или тестовый адрес, поступающий с выхода формирователя 7. В зависимости от алгоритма выполняемого теста с выхода фор" мирователя 7 поступает сигнал, блокирующий счетный сигнал в счетчике.На информационные входы коммутаторов 10 и 11 поступает с выхода формирователя 7 код операции и контрольное информационное слово, Сигналы с выходов коммутаторов 10 и 11 через блок 8 и коммутатор 20 поступают на проверяемую память 14. В блоке 12 выполняется сравнение считанной иэ памяти 14 информации с контрольной.Регистр 9 содержит адрес, сформированный в предыдущем обращении к памяти. При отсутствии ошибки выход регистра 9 блокирован и в память 14 поступает адрес с выхода коммутатора 5. Параллельно с обращением по следующему адресу в блоке 12 осуществляется оценка информации, считанной по предыдущему адресу. При несовпадении информации блок 12 вырабатывает сигнал ошибки, который блокирует счетный сигнал счетчика 4, формирование следующего теста в блоке 3 и выходы коммутатора 5, а регистр 9 переводит в рабочее состояние. Происходит останов по адресу с ошибкой. На блоке сигнализации (не показан) высвечивается адрес ошибки, информационное слово, режим проверки.В режиме самоконтроля сигнал с выхода 35 блока 2, поступая на вход коммутатора 20, запрещает обмен информацией между блоком 8 и проверяемой памятью 14 и разрешает прохождение сиг 1432612цапов входа 23 коммутатора 20 на входблока 8. По сигналу пуска устройствовырабатывает адреса, информационные. слова и команды, которые подвются навходы 24, 23, 22 соответственно,контрольное слово через вход 23.коммутатора 20 - на блок 8, Информацияс входов 22, 23, 24 свертывается вблоке 29 (фиг.2), подается на входтриггера 31, а с его выхода - на входанализатора 33,Сигналы, вырабатываемые синхронизатором 1, поступают на входы 25, собираются на элементе И 30 и подаютсяна вход триггера 31. В анализаторе33 сигналы с выходов разрядов обрат"ной связи сдвигового регистра суммируются по модулю два с двоичной последовательностью сигналов, поступаю,щей с выхода триггера 31. Результатсуммирования по модулю два поступаетна сдвиговый вход регистра сдвига, ипо синхроимпульсу в каждом такте обращения к проверяемой памяти происходит занесение результата суммированияи Одновременно сдвиг информацИи поразрядам в регистре сдвига. Такие операции продолжаются в течение вь 2 полнения теста, после чего прекращаетсяпоступление синхроимпульсов н входнойпоследовательности и осуществляетсяанализ кода, остающегося в регистресдвига, Этот код представляет собойОпределенным образом преобразованнуюи сжатую двоичную информацию и назыВается сиГнатурой вАнализатор 33 позволяет вь 2 явитьдинамические ошибки, которь 2 е не способны обнаружить другие методы локализации неисправностей. Используемыйметод позволяет с достоверностью99,9987 выявлять ошибочную двоичнуюпоследовательность независимо от еедлины или сложности ошибок.Сигналы разрешения формированиятестов с выхода блока 3,. поступая навходы 26, выбирают из памяти блока 32сигнатуру, соответствующую формируемому тесту, и разрешают работу одногоиз триггеров 27. Выбранная сигнатурасравнивается в блоке 34 с полученнойна выходе анализатора 33 по окончанииформирования теста. В случае их несовпадения сигнал ошибки с выхода блока 34 поступает на входы триггеров27 и переводит один из них, выбранныйсигналами с входов 26, в состояние,соответствующее ошибке. Таким образом контролируется правильность работы синхронизатора 1, блока 3, счетчиков 4 и 6, формирователя 7, коммутаторов 5, 10, 11 и 13, за счет чего повышается надежность устройстваРформула изобретения 1 О 1Устройство для контроля полупроводниковой памяти по авт.св.У 1051585, о т л и ч а ю щ е е с я.тем, что, с целью повышения надежности устройства, в него введены пятыйкоммутатор, блок свертки по модулюдва, триггер, блок памяти эталонныхсигнатур Группа тригГерову второй.блок сравнения, сигиатурный анализатор 20 и элемент И., выход которого соединенс входом Чинхрониэации триггера, информационный вход и выход которогоподключены соответственно к выходу.блока свертки по модулю два и к так Ь товому входу сигнатурного анализатора,вьжодь 2 которого соединены с инфор"мационными входами первой группы второго блока сравнения, информационныевходы второй Группы и выходы которо- ЗО го подключены соответственно к выходамблока памяти эталонных сигнатур и к0-входам триггеров группы, входы установки которых и адресные входы блока памяти эталонных сигнатур соединены с четвертым выходом блока заданиятестов, причем входы контрольного слова блока свертки по модулю два подключены к выходам третьего коммутатора и информационным входам первой 40 группы пятого коммутатора, информационные входы второй группы и выходыпервой группы которого соединены с информационными выходами и информационными входами блока сопряжения уровнейнапряжения, управляющий вход пятогокоммутатора подключен к шестому выходу блока управления, входы элементаИ соединены с выходами группы синхронизатора, первый и второй информациснные входы блока свертки по модулюдваподключены соответственно к выходувторого коммутатора и к выходам второго счетчика адреса, выходы триггеров группы являются индикаторными выходами устройства, информационные входы третьей группы и выходы второйгруппы пятого коммутатора являютсяконтрольными входами и контрольнымивыходами устройства..Зайцевюкова Составител ехред Л.Серд бруч Коррект актор В.Петраш аказ 5450/4 аж 59 одписн ВПИИПИ Государственног по делам изобретени113035, Москва, Ж, Рауш итета СССРткрытий ская наб., д. оизводственно-полиграфическое предприятием г, Ужгород, ул. Проектная, 4