Устройство для обнаружения ошибок в блоках памяти

Номер патента: 1594611

Авторы: Андреева, Бородин

ZIP архив

Текст

(57) Изобрете тельной техни ь нсполь ок в наможет А,Бороди ля оонаружх с последповышения ения оват зовано д копителя ельным дос тельство СССР С 29/00, 1986. елъство СССР С 29/00, 1985. ности. Цельюсширение функустройстваций кодиронаде пом дляизобретециональнза счет ия являети возможн овмещения я ра стей ОСУДАРСТ 8 ЕННЫЙ КОМИТЕТО ИЗОбРЕТЕНИЯМ И ОТКРЫТИЯРИ ПСНТ СССР ИОАНИЕ И,ЯО 159461 254) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИОК В БЛОКАХ ПАМЯТИ т носится к вычисли-.:.1 З,.Г: тЧ НЫМИ дер)ккт пресбк обнаружения миронтель блскк комму-1 Инвер 1 Ст п ер ныйчетчик 16 и н; ни я и д е к адир а а чч я,: р г с пн. р е нк в - ., облатт г 1 ьтеен 1 тстрс)йс - ва за -че г тСЗтот)ОСП И тттотт)ОНЛ 5 я НОДОН ОП",тп 1101.5,5). УатРОй, ГвтзРаЗанатЕЛт КОДа5 5 ЛО т а,дреса оппбки 2, 3, фоУГРВПЯЮЩХ СИГНЛОЗ т)5 таторан 5-7, злемептытаР 12, зеет-е:т Л.1113и второй 15 ттзиггеры,1 Изобретение О г:осится к ;,. Исл - ТЕЛЕтна: тЕХНК)СЕтзжЕт ОЫтв КСЕСС)Ь- зон 1 О дл 5 Об 1 р)"се:ия 0 п 1 ба) в на КОП 1 Т ЕЯХ С ПС)т,. тазТ РЕЬНЫМ дОСтуПО". тл 5 т ПОП,ППЕтттт т а теж;г)Ск,Це;тт изобретения - тсплтрениР ф"и.кдконе)льных аозм:)жстей устройСтна За СЧЕТ ССВ, тЕПЗНКЕ СЬуНКций Ко-. вО .НЕИЯ 1 ДПС Зон т ПЯ К )а Пи -Рент Р Области 1 РпР негкл У г) Ойтс.те.тЗа, тЕГ ВОЗ 0 сО )т ДЕ ОДЕОС)НКЯКОтон апОй Л 1 ИЗтт ЗЕ. Ь; О тмт 1 т -ЕПЮПС ПОЧИНОМмт,На фиг, 1 прсгставлеа стсктурнаясхра т;стройства на фт, 2 - схемпреобрзовтел 5: кода с лере:ьг блокомгт 010 ЕТЕт 0-тон , НЕ " .1- СХЕ."а О.10 КсобРУженЯ аетг)пс оптбкк с нтоРым/,ОЛОКО КО Е Ута -сгдРО 1; Н Ст)И.Г, тт - ТОже, с: третьи бпс кот ксммута:арон; 5Н;.)ит . 5 - С)тЕМ, ОтНОГО КЗ КОМЬдтта ГО ров иНого бло .-. ком. тэторов, нафиг. б - та жт 5 вто 1)ага б 3 ака самут" г р г тУс гр ой ство (фч г 1) с од ер;кит и с е - 4 абразовательсост,а,:.Но)си 2 и 3Отб) ттартгже нкт-, и; р есз ои бкк 11)оотп и 5. I тсои:1;татаров, )емен; ы И 8-11.кнве гоо "2. -,г Ретт-11 1: пенныйу гт ч т) ггр 0 1) гак г г г,ттт етттчкОт- ее) вСт );) вт рр сй 2 т т тт) с Ткй 22 уптзант 5.)цЕ ЭЫХОГт.1, ИНЕ 1;рыаИОННЫй ВЫ-ход 23, входы 24 выбсоа режима,руп -пу информапчонеых вьпвдов 2 э и контрольньте выходы 26.Преобразователь 1 кода сапер стНем и Обре 00 к 1;,Ор .тт, тп 1; тГтЕгтатнатечт,нзг - Ртт ,-, тат -членон Г(х) .Коммутатор 71 1)к ,5)тьпо;нт 51 на ос:онс, с ппЬр-.нерторон 112,-127 и -,"с;с т;)",128-132,Коммутаторы 72 к 73 могуг быт.,ализованы на микрс)схемх К 155 КП 7, наупранляюплй вход которых:до по;)атьнулевой потенциал,Коммутатор Етт может бьгг. р еекз- ван на трех микросхемах типа К 1551;2 тстРоб-нхопы котоРьо; надо ); ,-.; 515 тть тНа аДРЕСНЫЕ ВХОДЫ ПС)тт)ТЬ;:ВУХРЕЗРЯД25 50 5 15946ный код от блока 4, а на информационные входы соответственно с выбранными алгебраическими выражениями подать входы с соответствующих выходов триггеров преобразователя 1кода,Коммутатор 95 (фиг.6) может бытьреализован на основе дешифратора иинвертор 134-136. Коммутатор 96выполняется аналогичноКоммутаторы 97, 98, 121 и 122 могут бьггь выполнены на микросхемеК 155 КП 7, при этом управляющий входэаземпяется.15формирователь 7 управляющих сигналов может быть выполнен на микросхемах ПЗУ типа КР 556 РТ 7.Устройство работает следующимобразом, 20Перед началом работы устройствав любом из режимов производитсяобнуление триггеров преобразователя1 кода блоков 2 и 3 обнаружения адреса ошибки, триггеров 14 и 15 исчетчика 16 по входу 18, Далее путемподачи управляющих сигналов по входу 24 формирователь управляющих сигналов 4 осуществляет настройку устр ойст ва на р еали з ацию одного и з ко 30дов. Предположим, что необходимореализовать устройство на основекода, задаваемого многочленом д(х)=(х "+1) (хф+х+1) (х+х+1) . Длпйа этого кода 1155 разрядов при 18 проверочных. 35Кодирование информации.Кодирование осуществляется преобразователем 1 кода. При этом изблока 4 считывается кодовая последовательность, которая определяет саму 40процедуру (кодирование-декодирование),выдает управляющие сигналы на коммутаторы 71 - 73 для реализации кодирования на основе 8 (х) = х 1 +х+х +х+х +х +х +х 3++ х + 1,Для этого необходимо, чтобы коммутатор 72 пропускал сигнал с 18-го разряда, т,е, с триггера 44 преобразователя 1 кода, коммутатор 71 пропускал сигнал обратной связи с триггера 44 на сумматоры по модулю два соответственно 2, 3, 5, 7, 11, 13, 14, 16 разрядов или на сумматоры по модулю два 48, 49, 50, 52, 55, 57-59.Информация, поступающая от памяти процессора и сопровождаемая синхро 11 6серией, сдвигается в замкнутом регистре с обратными связями, образованном триггерами 27 44 и. сумматорами по модулю два, Причем сдвигосуществляется до тех пор, пока небудут приняты все информационные разряды, при этом триггер 66 в нуле, аследовательно, информация из регистрана выход устройства через элементИ 63 не проходит, После того, какбудут приняты все разряды, в,регистре остается остаток от деления информационного многочлена (информационной последовательности) на порождающий полином 8(х). В этот момент элемент И 63 открывается, и содержимоерегистра при разомкнутой обратнойсвязи сдвигается на выход устройства.Информация, выходящая иэ регистра,является проверочными разрядами кодадля принятой информационной последовательности, На этом процесс кодирова-,ния принятой информационной последовательности заканчивается, Он можетбыть повторен аналогично столько раз,сколько информационных последовательностей передано через устройство длякодирования,Декодирование информации,Декодирование осуществляется преобразователем 1 кода совместно с блоками 2 и 3,обнаружения адреса ошибки.При этом преобразователь 1 кода осуществляет деление принимаемой рнформации на первую составляющую полиномар,(х), т.е. на (хф+1), При этом путемподачи управляющих сигналов от блока4 на коммутаторы 71-74 осуществляетсяследующая коммутация сигналов: коммутатор 72 пропускает сигнал с выхода11 триггера, в результате чего образуется замкнутый регистр с обратнойсвязью, через элемент И-ИЛИ 62 и сумматор по модулю два 46, коммутатор71 сигнал обратной связи не пропускает, поскольку двучлен (х " +1) промежуточных степеней К не содержит; коммутатор 73 пропускает сигнал обратной связи с выходов 1-6 триггеров,через коммутатор 74, выходы 7-11 триггеров сигнал подастся нг элементИЛИ-НЕ 69.Блок 2 обнаружения адреса ошибкиодновременно преобразовэтелем 1 кодапреобразует информацию входную на основе многочлена хф+х+ 1, При этом коммутаторы 97 и 98 пропускают информацию с выхода четвертого триггера 78,(85), которая поступает на коммутато 159461р г 95 и 96, Они, в свою очередь, замыкают обратную связь верхнего н нижнего регистров на сумматорах по модул о два 86 и 89 соответственно, чтопозволяет получить первую степеньв многочлене х"+х+1. Коммутаторы 99и 100 не пропускают сидня.-.ов с выходов триггеров 79 и Яй на схему 91сравнения,Блок 3 обнаружения адреса ошибки,преобразует информацию, псступающуюня вход одновременно с пр.образователем 1 кода на основе мнсгочленах ьх+ 1. При этом через коммутаторы, з15121 и 122 выходы триггеров 103 и 107верхнего (по схеме) и нижгего осгистров соединены с сумматорами по модулю двя 109 и 111 соответственно, атакже через коммутаторы 1 г 7 и 118 ссумматорами по модулю два 110 и 11220соответственно. Ня схему 113 сравнения поступают сигналы с выходовтриггеров 101 в 1 и 105-107,На этапе деления информационногомногочлена, поступающего на декодирующее устройство, на со:тагляющие ггорождающего полинома 8(х) г: блоках1-3 формируются остатки аз делегия.Если ошибки в и гг(вор ма ни о г, гом много 30члене, поступившем ня дек.пирующее устройство, нет, то после приемавсех 1155 его разрядов эл:мент ИЛИ-НЕ 69 фиксирует нули, я схем;. 91 и 113 сравнения фиксируют совпа,.ение содержимых верхних (по схеме) нижних ре гистров в блоках 2 и 3, Иг:версииэтих сигналов поступают ня элемент И 8, который формирует си.гнал пйшибки нети который запомина:-тся в триггере 14. На этом работа устройства по 0 декодированию прлнятого иформационного многочлеча заканчивается. Если принят иьгформацлоьгный мнс г очлен, содержащий ошибку, то после прохождения всех его 1155 разрядов черезбпоиг 1-3 содержимое триггеров 33-37 блока 1 отлично от нуля имеет место несовпадение содержимого верхних (по схеме) и нижгвлх регистров в блоках 2 и 3, Сигналы от ИЛИ-НЕ 9 и схем 50 91 и 113 сравнения аннулируются только после прохождения всех 1155 разрядов, что обеспечивается счетчиком 16.Если на декодирующее устройство для обработки поступает информацион ньгй многочлен, содержащий некорректируемую опкбку (нет сравнения в одной из схем 91 или 113 сравнения или элемент ИЛИ-НЕ 69 не фиксирует нули,или в двух из указанных схем нетсравнения), в триггер 15 гоступаетсигнал некорректир уемой ошибки, и забота устройства заканчивается,Если на декодирующеестройстводл я о бр а б от ки и с с т угг а е т и нф ор ".,-"; ви сный многочгген, содеря(яшиг 1 коррсктируемую ошибку (нет сравнен:;я всхемах 91 и 113 и элемент ИЛИ-НЕ 69не фиксирует нули), тпос,ле г;р;дения 1155 разрядов через блокисодержимое блоксв продолжает сдч, -гаться. Сдвиг информации продолжя е гся до тех пор, пока в пяти последних ". риггерах 33-37 11-;и оазрвднорегистра схемой ггЛИ-НЕзафиксированы нули.что в сил .звных сгвоиств двучлена (х " ь 1) опр е-;,ляет момент распаложегпля в шее ггл п:вых триггерах 27-32 пяк:.:тл ошиб:(и.С этого момента сдвиг и:Иормяпв вблоке 1 пре(рящяегся;врез инва;:ор би элемент И 65, Пдновое 1 енно пр(к в фется сдвиг и нфор мя ции:г, верх нг. х(по схеме) регистрах блоков 2 и 3,С момента абняружего я корр е. "ир(вмои огшлбг(гл начиняет;я по-,с(:т гвкгимпульсов в счет г.г(в 70,; -;.1 ок,счетчике 94 в бсгаке 2 и счетчикев блске 3, Накопление синхрогл -." с о в в с ч е т чг и к е 7 3 гг р Од Олжа е т с г. ."., омента виояботг(гл з.гементол К;-сигнала совпядеггия с нулем, 3 я:," .("г рованный н сче (чике 70 код п 1:-"гс-аг"ляет собой остаток от десле;.;ия и,-. ег,ошибочного разряда в гл нформ-.в ;."ном многочлене няСдвиг содержимого нижних (.го схеме) регистров блоков 2 и 3 и наьопление синхросигналов в скетчгл .,:, 9-и 116 продолжаются до тех пор ".охасхемами 9 1 и 13 соявнения со ветственно не будут обвареьгы с. в:,;". ениясодержимых верхних и нижних рсгис т -ров. Сигнал совпадения от 9 1 ;,. - .г е зэлементы 92 и 93 запрещает гр(1 х(,:;дение с.ьгнхросглгглялов на нн:жний ре-.гистр блока 2 и пя счетчик 9 а Содержимое счетчика 9 связано с .оьгером ошибочного разряда следую(имсоотношением; 1. =: г, по модулю е812" - 1= 15,Аналогичное преобразование информации происходит в блоке 3. Содерж:мое счетчика 116 после сго остановклопределяет= г по модулю е=Р 12 -1=7.Три полученных остатка определяютномер ошибочного разряда в прьнятоминформационном многочлене из 1155 разрядов, что позволяет начать коррекцию. Предлагаемое устройство не осуществляет коррекции инФоРмации.Фор мула из обр ет енияУстройство для обнаружения ошибок в блоках памяти, содержащее преобразователь кода, группу блоков обнаружения адреса ошибки, первый, второй и третий элементы И, первый и второй триггеры, счетчик, информационный вход, вход начальной установки и так тоный вход преобразователя кода и блоков обнаружения адреса ошибки группы соединены и являются соответствующими входами устройства, первый выход преобразователя кода соединен с четвертым входом каждого блока обнаружения адреса ошибки группы, первый и второй выходы которых соединены с соответствующими входами первого и второго элементов И соответст некио, второй и третий выходы преобразователя кода соединены с соответствующими входами первого и второго элементов И соответственно, выход первого элемента И соединен с входом первого триггера, выход которого является первым управляющим выходом устройства, вход начальной установки устройства соединен с соответствующими входами счетчика и первого и второго триггеров, первый вход третьего элемента И соединен с тактовым входом устройства, о т л и ч а ю щ ее с я тем, что, с целью расширения функциональных возможностей устрой 40 ства за счет совмещения Функций кодирования и декодирования и расширения области применения устройства за счет возможности декодирования кодов одной длины, задаваемых различными полиномами, в него введены блоки ком 45 мутаторов, - Формирователь управляющих сигналов, четвертый элемент И, эле= мент ИЛИ и инвертор, выход которого соединен с шестым входом каждого блока обнаружения адреса ошибки группы и с четвертым входом преобразователя кода, пятый вход которого соединенс вторым выходом счетчика, первый выход которого соединен с входом инвертора, с седьмым входом каждогоблока обнаружения адреса ошибки группы, с первым входом четвертого элемента И и с соответствующим входом первого элемента И, выход третьего элемента И соединен с входом счетчика, входы элемента ИЛИ соединены ссоответстнующими входами первого элемента И, выход элемента ИЛИ.соединенс вторым входом четвертого элементаИ, выход которого является вторымуправляющим ныходом устройства, выход первого триггера соединен с соответствующим входом второго элементаИ, выход которого является третьимуправляющим выходом устройства, входывыбора режима устройства соединеныс входами формирователя управляющихсигналов, выходы которого соединеныс управляющими входами каждого блока коммутаторов, информационные входы которых соединены соответственно с выходами первой группы преобразователя кода и блоков обнаружения адреса ошибки группы, выходы второй группы которых объединены с выходами нторой группы преобразователя кода и янляются контрольными выходами устрой" ства, информационные выходы каждого блока коммутаторов соединены с информационными входами преобразователя кода и блоков обнаружения адреса ошибки группы соответственно, управляющий выход первого блока коммута,торов соединен с пятым входом каждого блока обнаружения адреса ошибки группы, выходы третьей группы преобразователя кода являются информационньви выходами устройства, информационный выход преобразователя кодаявляется информационньи выходом устройства.Г, Мал ед ект эаж 48,писно О рственного 1 ЗОЗ 5, аб эводственно- иэдательский комбинат "Патент" г. Ужгород 1 л. Гыг:". а,аэ 2831КИПИ Госу омитета иосква, ЖапушкинЧ По эобретенин Раушскай

Смотреть

Заявка

4336930, 30.11.1987

МОСКОВСКИЙ ЭНЕРГЕТИЧЕСКИЙ ИНСТИТУТ

АНДРЕЕВА ИРИНА НИКОЛАЕВНА, БОРОДИН ГЕННАДИЙ АЛЕКСАНДРОВИЧ

МПК / Метки

МПК: G11C 29/00

Метки: блоках, обнаружения, ошибок, памяти

Опубликовано: 23.09.1990

Код ссылки

<a href="https://patents.su/8-1594611-ustrojjstvo-dlya-obnaruzheniya-oshibok-v-blokakh-pamyati.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для обнаружения ошибок в блоках памяти</a>

Похожие патенты