Устройство для вычисления квадратного корня

Союз СоветскихСоциалистическихРеспублик Оп ИСАНИЕ 1ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) ПриоритетГосударственный комитет СССР по делам изобретений и открытийОпубликовано 070383, Бюллетень М 9 Дата опубликования описания 07. 03. 83(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ Изобретение относится к областивычислительной техники и может бытьиспользовано для аппаратной реализации операции вычисления квадратногокорня в универсальных и специализированных вычислителях.Известно уст"ойство для извлечения квадратного корня, содержащеегенератор импульсов, схему совпадения, счетчик, группы вентилей исумлатор накапливающего типа. Извле.чение квадратного корня в нем осуществляется путем подсчета суммычленов ряда нечетных чисел 1 1.Недостатком этого устройства является его низкое быстродействие,определяемое числом циклов вычисления, зависящим от диапазона чисел.Йэвестно устройство для извлечения квадратного корня, содержащееприемный регистр, сумматор, регистррезультата, группы элементов И прямого и инверсного кодов 12,Недостатком этого устройства явпяется его низкое быстродействие,вызванное тем, что при получении одной циФры результата производитсясложение и сдвиг в сумматоре.Известно также устройство длявычисления квадратного корня, содержащее входной и выходной регистры,блок управления3 1.Недостатком известного устройстваявляется его низкое быстродействие,обусловленное, во-первых, Формированием в каждом такте только однойцифры результата, во-вторых, необходимостью в каждом. такте возводитьв квадрат числа, разрядность которыхравна разрядности подкоренного выра"жения.Время вычисления квадратного корня в известном устройстве примерноравно 15 ти,.2: умн.,Гргде и - разрядность подкоренного выр ажения,Ч; - время возведения в квадрати-разрядных чисел, пример- ;но равное времени умножения.Целью изобретения является увеличение быстродействия устройства длявычисления квадратного корняПоставленная цель достигается тем,что ь устройство, содержащее входнойи выходной регистры, блок управления,дополнительно введены щифратор, счет- ЗО чик, Формирователь поразрядной сум 100 Э 078100307 В Са сная уазре 7 Составитель В, Венцель Редактор. Г. Волкова Техред И,ТенерКорректор О, Билак ю е е ююеею юеюеюююеюееюеюкаэ П "Пате игород, ул. Проектна или юю е 1554/32 ВНИИПИ Го по дела 113035, МосТираи 704 ударственного коми иэобретений и от ва, Же Раушска Подссасоета СССРрытийнаб., д. 4/мы, узел умножения и вычитатель, причем первый и второй входы шифраторасоединены с выходами старших разрядов соответственно входного и выход.ного регистров, выход шифратора соединен со входом счетчика, выход которого соединен со входом выходногорегистра, а также с первыми информационными входами формирователя пораэ"рядной суммы и узла умножения, выхо=ды разрядов выходного регистра соединены со вторым информационнымвходом Формирователя поразряднойсуммы, выход которого соединен совторым информационным входом узлаумножения, выход. последнего соединен с первым информационным входомвычитателя, второй информационныйвход которого соединен с разряднымвыходом входного регистра, а инфор 1 ационный выход вычитателя соединен 20со входом блока управления и с информационным входом входного регистра, первый, второй, третий и четвертый выходы блока управления соединены соответ твенно с управляющим входом счетчика, управляющими входамивходного и выходного регистров иуправляйщим входом формирователя поразрядной суммы, причем блок управления содержит первый и второй блоки 30памяти, элемент задержки, регистр,дешифратор адреса микрокоманд, генератор тактовых сигналов, дешифраторуспений, элемент ИЛИ-НЕ и сдвигающийрегистр, причем вход элемента.задерж-щки соединен с выходом второго блокапамяти, выход элемента задержки соединен со входом регистра, выход которого соединен с информационнымвходом дешифратора адреса микрокоманд, управляющий вход которого соединен с выходом генератора тактовых сигналов, выход дешифратора адреса микрокоманд соединен с управляющим входом первой матРицы, первым 45управляющим входом второй матрицыи первым управяяйщим входом дешиф-ратора условий, второйуправляйщийвход которого соединен с выходомэлемента ИЛИ-НЕ, информационный входкоторого соединен со входом блокауправления, третий управляйщий входдешифратора условий соединен с инфор-мационным входом элемента ИЛИ-НЕ,четвертый управляющий вход дешифратора условий соедийен с выходом млад 55щего разряда сдвигайщего регистра,выход дешифратора условий соединенсо вторым управляющим входом второгоблока памяти, первый, второй и третий выходы первого блока памяти со)единены соответственно с первым, вторым и третьим выходами блока управления, четвертый выход первого блокапамяти соединен со входом сдвигайщего регистра, выход которого соединен 65 с третьим и четвертым выходами блокауправления,На Фиг. 1 приведена структурнаясхема устройства для вычисления квадратного корня, на фиг 2 - Функциональная схема шифратора, на фиг, 3 Функциональная схема формирователяпоразрядной суммы, на фиг. 4 - функциональная схема узла умноженияна фиг. 5 - структурная схема блокауправления, на Фиг, б - алгоритмработы блока управления на фиг.7дешифратор условий.Устройство для вычисления квадратного корня (фиг, 1) содержит входной 1 и выходной 2 регистры, блок Эуправления, шифратор 4, счетчик 5,формирователь б поразрядной суммы,узел 7 умножения и вычитатель 8, выходы старших разрядов 9 (входитрегистр 1), выходы старших разрядов10 (входит регистр 2), разрядные выходы 11 (регистра 2), информационныйвход 12 (регистра 1) .Шифратор (фиг. 2) содержит дешифратор 13 адреса и матрицу 14 запоминающих элементов.формирователь поразрядной суммыи(фиг. 3) содержит - К-разрядных группКэлементов И 15, группу элементовИЛИ 16.Узел умножения (фиг. 4) содержитК(п+1)-разрядных комбинационных сумматоров 17, информационные входысумматоров 18 и 19, управляющие входы сумматоров 20 и выходы 21,Блок управления (фиг. 5) содержитпервый и второй блоки 22 и 23 памяти,элемент 24 задержки, регистр 25, дешифратор 2 б адреса микрокоманд, генератор 27 тактовых сигналов, дешифратор 28 условий, элемент ИЛЙ-. НЕ 29,сдвигающий регистр 30, информационный вход блока 31 управления, первый,второй, третий и четвертый выходы,блока 32-35 управления.В устройствах для вычисления квадратного корня входной 1 и выходной2 регистры реализованы йа 0-триггерах, формирователь б поразрядной сумьы, узел 7 умножения и вычитатель 8реализованы в виде комбинационныхсхем. Синтез шифратора 4 воспроизведен по табл. 1 истинности. Шифратор4 реализован на элементе памяти, име.йщем дешифратор адреса. При этом сокращается количество оборудования и.обеспечивается регулярность его структуры. С помощью шиФратора 4 Формируется:максимально возможное значениеочередных К цифр результата хнаосновании содержимого отарших разрядов входного регистра 1(Ь) и выходного регистра 2(х ), которое впослед ствии, .в случае несовпадения с еготочным значением, уточняется в устгуойстве. Для этого строится таблица1 ООЗО 78 25 0 2 2 1 2 2 2 3 3 22 4 3 3 3 4 4 4 3 3 4 4 5 5 6 5 12 7б б 13 8 7 6 10 7 6 14 9 8 8 12 13 14 10 9 8 8 7 8 9 15 10, 10 9 65 14 максимальных значений К цифр результата хпри всех возможных комбина- -;циях эйачений д и х. Величина хопределяется исходя нэ представленияподкоренного выра%ения Р в видеЯ.О;1( Ф х ) или ОЪ (2 7. х .+х,).х,ф1= :лгде х.- величина К цифр результата,определенных в 1-ом тактес учетом их весовой позиции,И- - количество тактов необходимКмых для определения циФр результата,Для определенности принимаем, чтовеличина подкоренного выражения Оявляется нормализованным числом,т.е. 1/2Р1. После окончания1-го такта формируется остаток д ащ О - (х;) , который в свою очеФ201 мредь больше или равен величине(2 х+ х )х . Тогдал+4дф (1)1 М2 х+хМПредположим, что первый вход шифратора 4 соединен с (К+1) старшими30 разрядами входного рсгистра 1, а второй вход шифратора 4 соединен с К старшими разрядами выходного регистра 2. С учетом этого неравенство (1) можно преобразовать в следующее 35 эквивалентное неравенство/х, с г -- (фх,Из неравенства (2) следует, что мак симально возможное значение очередных К цифр результата при 11 можно определить из выражения+ 2-к 61)х45 в 11+ 2хчение только его .К стаоиих разрядов. При 1 в 1 х, = /д+ 2 " . С учетом весовых позйцйй величин х;и д в предлагаемом устройстве и с целью,обеспе-,50 чения значения величины х., в пределах 0 й х;с 2", Формулы для определения максимально возможного значения очередных К цифр результата примут вид 55при 1 1 х О 11 2 О + 2ккпРи 1 Ф 1 х ; 2ки акх Табл. 1 является таблицей истии-. ности шифратора 4, причем для определенности принято, что К я 4, Зна- чение старших разрядов, поступающих на первый вход шифратора 4 с выхода 9 входного регистра 1 обозначены через д а на второй вход шифратора 4 с выхода 10 выходного регистра 2 через х, Вес старшего разряда ве: личины д равен 2= 1, Так как в каждом такте определения очередных К цифр результата производится сдвиг получившегося остатка по цепи 12 на К разрядов в сторону старших разр- дов, то целесообразно показать, что содержимое входного регистра 1 в каждом такте не будет превышать величины, равной двум. Действительно, если доказать, что выполняетсяф, -Щусловие О -(х,) 22,то под 1-1 тверждается вышесказанное, т.е., что содержимое входного регистра 1 в каждом такте не превышает величины, равной двум. Так как Р ,1 то1 1 к 2Овса" Ф х + 2 ) тотта (5:+ф 1 " +2) "(х) 22 или 2 "и1 ъ(23"х + 21)2 2, х + 21. Полученное неравенство выполняется при всех входящих в него значениях х,Значения величин в табл. 1 приведены в десятичной системе счисления. При построении табл. 1 учтено, что еслиа О т. 1, то х , = 0,1011.1баииТа блица 1 0 11 12 13 14 15 1 0 00 . 0 0 1 1 1 1 1 12 б б 5 5 4 13 8 8 7 б б28 29 30 31 При расширении разрядности значе ,ний д и х точность предскаэываемых шифратором 4 значений возрастает.формирователь поразрядной суммы б (фиг. 3) содержи- -К-. разрядных группиК 45 элементов И 15, группу элементов ИЛИ 16, причем первый вход каждой группы элементов И 15 соединен с выходом счетчика 5, а второй вход группы элементов И 15 соединен с выходом блока 3 управления и является управляющим входом Формирователя б поразряднойсуммы, выход каждой группы, элементов И 15 соединен с первым входом группы элементов ИЛИ 16 с учетом их весомой позиции, второй вход группы элементов ИЛИ 16 цепью сдвига 11 соединен с выходом выходного регистра 2, а выходы группы элементов ИЛИ 16 являются выходами Формирователя б. С помощью формирователя б в 1-ом такте форми- Ю4руется значение (2,Тх. + х") равноеудвоенному содержимому регистра 2(2;Е х), поступающему на второй вход группы элементов ИЛИ 16, увеличенное на величину (х"), поступающую с выхода счетчика 5 с учетом весовой позиции группы иэ К цифр результата, которые определяются в данном такте, путем выдачи блоком З.соответствующего управляющего сигнала на второй вход нужной группы элементов И 15.Узел 7 умножения реализован, например, по матричному принципу (фиг. 4), Он содержит К (о + 1)-разрядных комбинационных сумматоров 17, сдвинутых друг, относительно друга на один разряд, первый вход 18 каждого иэ которых соединен с информационным выходом формирователя б, а втоой выход 19 каждого сумматорч, кро-.е пеового, соединен с выходом зна чений и старших разрядов предыдущего сумматора 17 (для первого сумматора 17 на его вход 19 подается нуль), управляющий вход 20 каждого сумматора 17 соединен с соответствующим раэ. рядом выхода счетчика 5, выход последнего сумматора 17, а также выходы 21 младшего разряда всех осталь-. ных сумматоров 17 являются информационным выходом узла 7 умножения, В узле 7 умножения реализован способ умножения с младших разрядов, Если значение на управляющем входе 20 ,сумматора 17 единица, то на первый вход сумматора 17 передается число, поступающее на его вход 18, если нуль, то передаются нули, С помощью узла 7 умноления формируется произ 1-1ведение (2 Е х, + х ) х.Что касается вычитателя 8, то он, например, реализован по схеме со сквозным либо параллельным распространением займа.Счетчик 5 представляет собой вычитающий счетчик накапливающего типа и реализован, например, на К- триггерах по схеме со сквозным либо параллельным распространением займа.Блок 3 управления реализован по микропрограммному принципу по схеме Уилкса с запоминающим устройством (блоками памяти) микрокоманд в виде двух матриц запоминающих элементов (фиг. 5) .Блок 3 управления предназначен для реализации алгоритма работы устройства для вычисления квадратного корня, граф-схема (ГСА) которого приведена на фиг. б. ГСА содержит вершины "1"-"9". На ГСА информация ыа выходах комбинационных узлов обозначена буквой А с соответствующей позицией, присвоенной комбинационному узлу.В блоке 3 управления первый 22 и второй 23 блоки памяти представляют собой постоянные запоминающие устройства (ПЗУ), выборка из которыхосуществляется путем возбуждения соответствующей шины. Первый блок 22памяти представляет собой накопительопределенных наборов управляющихсигналов. Выборка необходимого набора управляющих сигналов осуществля"ется путем возбуждения соответствующей шины блока 22 памят. сигналамис выходов дешифратора 26 адреса микрокоманд. Образующиеся на выходахблока 22 памяти сигналы, как сигналы 10микроопераций, поступают в необходимые узлы устройства. Блок 3 управления формирует четире микрокоманды,соответствующие операторным верши нам "2", "б", "7", ф 8" ГСА. Блок 23памяти предназначен для управленияпоследовательностью выполнения микрокоманд. Выборка необходимого адресаследующей микрокоманды производитсярутем возбуждения соответствующейшины блока 23 памяти сигналами с выхода дешифратора 26 при выполнениимикрокомайд, после которых не проверяются условия перехода, и сигналами с выхода дешифратора 28 привыполнении тех микрокоманд, послекоторых имеются условия перехода.Так, после выполнения микрокоманд,соответствующих вершинам "7 ф и ф 8"ГСА,условий перехода нет, а послевыполнения микрокоманд,соответствующих вершинам П 2" и ."б", производится проверка условий перехода. Сигналы дешифратора 28 возбуждают однуиэ трех шин блока 23 памяти, соответствующую переходу к выполнению 35одной из микрокоманд, действия вкоторых указаны вершинами "6"-"8"ГСА.Эти сигналы Форйируются в соответствии со следующими логическими 40выражениями:В У л У 4,М.И М УМфВЭВУьч(Ууз л У 4 л УэВ )45а Уэ ч ( Уэ 4 л У ),где Рб, В В - сигналы на выходедешифратора 28 дляФормирования перехода к вершинамфб" "7" "8" ГСА1 Рсоответственно;У , У , У - условия перехода,соответствующиевершинам фЗф, "4", 55ф 5" ГСА, сформированные при выполнении текущей микрокоманды.Условие, соответствующее вершине 60,"Зф ГСА и указывающее, что обнаруженнулевой результат вычитания, формируется элементом ИЛИ-НЕ 29. Условие,соответствующее вершине 14 ф ГСА иуказывающее, что результат вычитания 65 отрицательное число, определяется со стоянием знакового разряда вычитателя 8. Для управления выходным регис"-о ром 2, Формирователем б и в качепстве счетчика тактов используется- разрядный сдвигающий регистр 30, В каждом такте работы устройства Я сдвигающем регистре 30 производится поразрядное продвижение логической единицы. Это позволяет управлять соответствующей группой элементов И формирователя 6 и производить запись информации в нужные К-разрядов регистра 2 (момент записи в регистр 2 определяется сигналом с соответствующего выхода блока 22 памяти блока 3 управления ). Так как значение логической единицы появится в младшем разряде сдвигающего регистра 30 только в последнем такте, то состояние этого разряда и будет определять последний такт (вершина "5" ГСА ).Генератор 27 тактовых сигналов предназначен для задания определенной частоты выборки наборов управляющих сигналов при постоянной длитель. ности тактов. Импульсы с его выхода поступают на дешифратор 26 и в зависимости от кода адреса микрокоманд, находящегося в регистре 25, возбуждают .необходимые блоки 22 и 23 памятиТак как код в регистре 25 должен изменяться только после завершения всех процессов, связан-, йых с выполнением текущей микрокоманды, поэтому коды с выхода второго блока 23 памяти подаются в ре- гистр 25 через элемент 24 задержки, включаемый в каждую разрядную цепь.При работе блока 3 управления по коду адреса микрокоманды, находящемуся в регистре 25, дешифратором 26 Выбирается одна из шин блока 22 памяти. При подаче тактовых сигналов от генератора 27 формируются все необходимые управляющие сигналы, Выборка адреса следующей микрокоманды из блока 23 памяти производится дешифратором 26, если после выполняемой команды не выполняется условный переход. Если условный переход выполняется, то по сигналу дешифратора 26 разрешается анализ условий пе рехода с помощью дешифратора 28 условий. После Формирования условий перехода и их анализа дешифратором 28 производится выборка адреса следующей микрокоманды из блока 23 памяти. Выбранный адрес записывается в регистр 25 через время, определяемое величиной элемента 24 задержкй.Устройство для вычисления квадратного корня работает следующим образом.В исходном состоянии входной регистр 1 содержит под:оренное выраже-. ние, а выходной регистр 2 и сдвига-ющий регистр 30 блока 3 управления содержит нули . В каждом, такте работы устройства определяется К цифр результата. Для этого производятся следующие действия. По содержимому регистра 25 адреса микрокоманды после его дешифрации производится выполнение первой микрокоманды (вершина "2" ГСА). В этой микрокоманде сформированное с помощью шифратора 4 приближенное значение очередных К цифр результата помещается в вычитающий счетчик 5 и продвигается единица в сдвигающем регистре 30 (в первом такте единица вдвигается в старший разряд сдвигающего регистра 30), Значение очередных К цифр результата (х ) с выхода счетчика 5, поступающее на первый вход Формирователя б, совместно с содержимым выходного регистра 2, поступающим на второй вход формирователя б по цепи сдвига 11 на один разряд в сторону старших разрядов, .используется для формиро 1-1вания величины 2х+ х; . С помощью.1 "4узла 7 умножения формируется величина (2 Х х,+ х ) х которая в,вычитателе 8 вычитается иэ содержимого входного регистра 1. Если на выходе вычитателя 8 волоком 3 управления зафиксирован энак минус, то следующая микрокоманда (вершина "б" ГСА) осуществляет вычитание единицы из счетчика 5, и процесс повторяется. Если на выходе вычитателя 8 зафиксировано положительное число,не равное нулю (значение х , находящееся в счет. чике 5, является точным значением очередных К цифр результата), и если в младшем разряде сдвигающего , регистра 30 находится нуль (счетчик тактов не равен и/К), то выполняется третья микрокоманда. (вершина "7" ГСА). В этой микрокоманде значение, поступающее с выхода счетчика 5, записывается в соответствующие К-разрядов выходного регистра 2, а результат вычитания с выходавычитателя 8 по цепи сдвига 12 на К-разрядов в сторону старших разрядов записывается во входной регистр 1, После этого осуществляется безусловный переход к выполнению первой микрокоманды. (вершина 2 ГСА), Следует отметить, что если при очередном вычитании блоком 3 управления обнаружен нулевой результат или в последнем такте обнаружено в результате вычитания положительное число, то выполняется четвертая микрокоманда (вершина "8 фГСА), Дейстчия, выполняемые в четвертой микрокоманде, аналогичны действиям, выполняемым в третьей микрокоманде, но после выполнения четвертой микрокоманды процесс вычисления квадратного корня заканчивается.Таким образом, предлагаемое устройство для вычисления квадратногокорня позволяет сформировать результат за и/К тактов, в то время какизвестное-за и тактовДлительностьтакта в предлагаемом устройстве составляет величинуси с. С (1+ - ),2 Кор игде;агч - время вычитания чисел;10ср - величина, определяющаясреднее количество шагов,которое необходимо выполнить в каждом такте дляопределения К цифр результата с учетом предсказания шифратором пр сближенного значения К цифр.Величинаопределяется следу 20 ющим обрс сита Р сРСР= р(Ю,ра 1 1 мпричем щ - Е в,Р е.где щ - максимальное число шагов,которое необходимо выполнитьв одном такте (1 в % г)ф,ю - среднее число шагов котосрУрое необходимо выполнитьдля получения К цифр результата; 30 Ир- число случаев, когда для по"3 лучения К цифр результататребуется выполнить в среднем щ р шагов.Поэтому быстродействие предлагаемогоустройства для вычисления квадратно 40 . го корня возрастает в К Ви /срГ ф2 Къмм Е ьычМ(1 + - ) раз в сравнении с известиным устройством, где ами - время возведения в квадрат и разрядных чисел.145 При этом предполагается, что вычитатель и сумматоры узла умножения реализованы по схеме со сквозным рас,пространением переноса. Чтобы оценить входящие в формулу для расчета 1 ср величины, строится табли"ца значений х величины х" при всехвозможных комбййациях д и х, Величина хн определяется исходя из представления Формируемого после окончания очередного такта остатка д; в ви-куЛ (2 х" + х + 2 )ф,С учетом всех предложений, принятых0 ранее при расчете х О.,имеем., + 2-к(м)2(х+2 )доткуда следует, что величина 65 2(х+ 2 к)(1 б0 И16 ",21 22 1 О 15 14 13 12 11 14 13 12 12 15 11 13 12 23 24 25: 14 13 13 15 14 1314 14 15 14 2 б 27 28 29 11 12 13 14 15 25 15 30 0 О. 0 4 Формула изобретен 5 я вход- управтем, стро 0 13 б 12 8 7 б 3 14 8 8 5 5 15 1010 16 9 11 10 9 12 11 10 12 11 10 1 13 12 11 1 9 60 19 точно равна хили меньше его. Пол+этому при 1 Ф 1,принимаем х.,;дщи 1 2 ( +2-к) При 1 е 1 х,1,а ГО . С учетом весовых позиций величин х и д и обеспече ния значений величины х. в пределах 0 Ф х2 , формулы для определениякх ; примут виднвпри 1 а 1 х .2" 14при 1 Ф 1 х 22(х 1+ 2 )В табл. 2 приведена таблица значений величин х д при всех возможных комбинациях д и х . Значения величин 15 приведены в табл. 2 в десятичной системе счисления. При построении табл. 2 учтено, что если 1/2Г 1, то хв 1= 0,1011. На основании табл.1 и 2 ойределяем ех ,- х , ,20УМОМЕЮ;,1Таблица 2 11 12 13 14 15 14 12 11 11 10 14 13 12 11 11 Эффективность изобретения заключается в сокращенил времени вычисления квадратного корня примерно в 7,1 раза. Расчет производится в прад положении, что п = 64 и К = 4, тогда р = 1,5, вычитатель и сумматоры , узла умножения реализованы по схеме со сквозным распространением переноса, а первый вход дешифратора соединен с (К+1 ) старшими разрядами входного регистра, второй вход шифратора соединен с К старшими разрядами ;выходного регистра. 1. Устройство для вычислени квадратного корня, содержащее ной и выходной регистры, блок ления, о т л и ч а ю щ е е с я что, с целью увеличения его бы действия, в него введены шифратор, счетчик, формирователь поразрядной суммы, узел умножения и вычитатель, причем первый и второй входы шиф ратора соединены с выходами старших разрядов соответственно входного и выходного регистров, выход шифратора соединен. с входом счетчика, выход которого соединен с входом выходного регистра, а также с первыми информационными входами формирователя поразрядной суммы и узла умножения, выходы разрядов выходного регистра соединены со вторым информационным входом Формирователя поразрядной суммы, выход которого оединен со вторым информационным входом узла ум 1003078 16ножеиия, выход последнего соединен с первым информационным входом вычи- тателя, второй инФормационный вход которого соединен с разрядным выходом входного регистра, а информационный выход вычитателя соединен с входом блока управления и информационным входом входного регистра, пер" вый, второй, третий и четвертый выходы блока управления соединены со ответственно с управляющим входом 0 счетчика, управляющими входами входного и выходного регистров и управляющим входом Формирователя поразрядной суммы.2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит первый и второй блоки памяти, элемент задержки, регистр, дешифратор адреса микрокоманд, генератор тактовых сигналов, дешиф- щ ратор условий, элемент ИЛИ-ЙЕ, сдвигающий регистр, причем вход элемента задержки соединен с выходом, второго блока памяти, выход элемента задержки соединен с входом регистра, выход которого соединен с информационным входом дешифратора адреса микрокоманд, управляющий вход которого соединен с выходом генератора тактовых сигналов, выход дешифратора ацреса микрокоманд соединен с управля 1 ющим входом первой матрицы, первым управляющим входом второй матрицыи первым управлякнщим входом дешифратора условий, второй управляющий входкоторого соединен с выходом элемента ИЛИ-НЕ, информационный вход которого соединен с входом блока управления, третий управляющий вход.дешифратора условий соединен с информа-.ционным входом элемента ИЛИ-НЕ, чет,вертый управляющий вход дешифратораусловий соединен с выходом младшегоразряда сдвигающего регистра, выходдешифратора условий соединен со вторым управляющим входом второго блока памяти, первый, второй и третийвыходы первого блока памяти соединены соответственно с первым, вторыми третьим выходами блока управления,четвертый выход первого блока памяти соединен с входом сдвигающегорегистра, выход которого соединенс третьим и четвертым выходами блока управления,Источннки информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР.,Р 394781, кл, С 06 Г 7/38, 1973.2. Панернов А. А.,Логические ос.новы ЦВТ.,М., "Советское радио",1972, с. 253-259.)3. Авторское свидетельство СССР