Вычислительное устройство

О П И, С А Н И Е (и,993270ИЗОБРЕТЕНИЯК АВТОтСКОМУ СВИДЕТИЛЬСТВУ Со 1 оз СоветскихСоциапистичеснихРеспублик(23) ПриорнтетГвеудврстееиимй ивмитет СССР йо делам иэвбретеиий и открытий(72) Автор П, Иванюк Х. Ганитули Н зобретени Заявител 5 Й) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО 15яв строи- содерения,а"входстров,изким является у ления полинома,мяти, блок управл атор, два коммутстра, три группы пы выходных реги Изобретение относится к вычислительной технике, в частности к арифметическим устройствам, и может бытьиспользовано в высокопроизводитель"ных ЭВМ,Известно устройство для вычисле,ния значений тригонометрических Функ ций , содержащее регистры, элемен"ты И, ИЛИ, преобразователи прямогокода в дополнительный, последовательные комбинационные сумматоры, блокивыдачи, триггеры, двоичный счетчик,блок сравнения, счетчик итераций,дешифратор, блок задания констант,блок управления, Для вычисления значений тригонометрических Функцийиспользуется последовательный принципФобработки информации по итерационнымФормулам Г 1Недостатком устройства являетсянизкое быстродействие и ограниченныефункциональные возможности.Известно также устройство для вычисления значений синуса и косинуса которое содержит счетчик аргумента,Формирователь кода начального приращения, регистр приращений, накапливающий сумматор, дешифратор, коммутатор кодов, блок вычисления кода5угла, блок выдачи информации, блоксравнения. В устройстве формируетсятекущий код угла и соответствующеезначение функций по поступаххцей навход последовательности импульсов,При совпадении текущего и заданногокодов угла на выход устройства поступает соответствухиций код значениятригонометрической функции 2 .Недостатком указанного устройстваляется низкое быстродействие и ограниченные Функциональные вазможности,Наиболее блО: ство для Вычисжащее блок павходной коммуттора, три региных и две групвыходы которой соединены содноименными входами регистра адреса микрокоманд, восьмой выход постоянной па-.мяти является первым выходом блокауправления, выходы постоянной памятис девятого по пятнадцатый образуютпервую группу выходов, с шестнадцатого по восемнадцатый - вторую группу выходов блока управления, с де вятнадцатого по двадцать .первый вы"ходы постоянной памяти соединены свходами регистра адреса констант, выходы которого и двадцать второй выход постоянной памяти образуют тре тью группу выходов блока управления,пятнадцатый .выход постоянной памятии ее выходы с двадцать третьего подвадцать седьмой образуют четвертуюгруппу выходов блока управления, вы О ходы.с двадцать восьмого по тридцатьпервый постоянной памяти - пятуюгруппу выходов блока управления,тридцать второй выход постоянной памяти является вторым выходом блока 2 управления, тридцать третий, тридцать четвертый и тридцать пяТый выходы постоянной памяти соединены со"ответственно с входами третьего, второго и первого элементов задержки,входы регистра кода операции и регистра адреса микрокоманд образуютпервую группу входов блока управления, первый вход блока управлениясоединен с вторым входом элементаИЛИ, второй вход блока управленияс вторыми входами элемента равнозначности и элемента неравнозначности, с выходом третьего элемента НЕ,с вторым входом пятого элемента И ипервым входом третьего трехвходового элемента И, третий вход блока управления " с первыми входами элемен 1та равнозначности и элемента неравнозначности, четвертый - с входом второго элемента НЕ и с третьим входомтретьего трехвходового элемента И,выход первого элемента задержки соединен с первым входом элемента ИЛИ,выход которого подключен к второмувходу постоянной памяти, выход вто-рого элемента задержки, соединен спервым входом первого элемента И, выход которого подключен к первому управляющему входу регистра адреса мик"рокоманд, выход третьего элемента 5 задержки соединен с вторый входом первого трехвходового элемента И, выход которого подключен к второму управляющему входу регистра адреса мик 21 993270 выходы которого подключены к соответствующим входам регистра резуль.тата, первая входная шина устройства соединена с входами второй группы входов входного коммутатора, вторая.входная шина устройства - с вхо" дами четвертой группы входов входного коммутатора, третья входная шина устройства, соединена с первой группой входов блока управления, чет вертая входная шина устройства - спервым входом блока управления, йятая. входная шина .устройства - с тооыи входом блока управления, шестая входная шина устройства -.с третьим входом блока управления, первыйвыход сумматора подключен к четвертому входу блока управления, первый выход блока управления подклюЧен к второму входу первого выходного коммутатора, второй выход блока управления подключен к второму входу третьего коммутатора, выходы первой группы выходов блока управления соответственно соединены с входами первой груп- пы входов первого коммутатора, выходы второй группы выходов блока .управления соединены соответственно .с входами первой группы входов входного коммутатора, выходы третьей группы выходов блока управления псдключены к одноименным входам блока памяти, выходы четвертой группы выходов блока управления соединены с одноименными входами первой группы входов второго коммутатора, вцходы ( пятой группы выходов блока управления соответственно соединены свходами первой группы входов второго выходного коммутатора.. 2, Устройство по и, 1, о т л и -ч а ю щ .е е с я, тем, что блок управления содержит регистр адреса констант, постоянную память, группу элементов задержки, регистр адреса микрокоманд, регистр кода операции", дешифратор, первый, второй и третий ( элементы задержки, элемент ИЛИ-НЕ элеэлемент равнозначности, элемент не- равнозначности,. пять элементов .И три элемента НЕ,три трехвходовыхэлемен та И,элемент ИЛИ,триггер знака результата, причем выходы регистра адреса мик рокоманд соединены с одноименными входами первой группы входов постоянной памяти,. первые семь выходов постоянной памяти образуют адресную группу и соответственно соединены с входами группы элементов задержки,:рокоманд, выход элемента неравнознацности соединен с первым входом второго элемента И и с вторым входом четвертого элемента И, выход элементаравнозначности соединен с первым входом третьего элемента И, выходы второго и третьего элементов И соединены соответственно с первым и вторымвходами элемента ИЛИ-НЕ, выход кото"рого подключен к второму входу первого элемента И,к первому входу первоготрехвходового элемента И,к входу первого элемента НЕ, к второму входу второго трехвходового элемента И и к второму входу третьего трехвходового 15элемента И, выход второго элементаНЕ соединен с третьими входами первого и второго трехвходовых элементов,И, выходы регистра кода операций сое.динены с соответствующими входами дешифратора, первый выход дешифраторасоединен с вторым входом третьего О 24элемента И второй выход дешифратораРс вторым входом второго элемента И, третий выход дешифратора - с первым входом четвертого элемента И, выходы четвертого, пятого элементов И, второго и третьего трехвходовыхэлементов И соединены с входом триггера знака результата, выход первого элемента НЕ соединен с первым входом пятого элемента И, выход третьего элемента НЕ соединен с первым входом второго трехвходового элемента И. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельсство СССРМ 474811, кл. С 06 Г 15/31, 19732. Авторское свидетельство СССРУ 616633, кл. С 06 Г 15/31, 1977.3. Авторское свидетельство СССРйо заявке 8 2875340/ 18-24,кл. С 06 Г 15/31, 1980 (прототип).Составитель Н, Захаревичтор В,Петраш Техред И,Коштура Корректор А, Фе исноеМ илиал ППП "Патент", г. Ужгород, ул, Проектная,аказ Й 80/бб ВНИИПИ Го по дела 113035 ИТираж 701 ударственного комитета ССС изобретений и открытий сква, Ж, Раушскал наб.,3 99327две группы элементов И, два преобра-зователя кодов частичных произведений в двухрядный код, сумматор и регистр результата,Выход блока памяти соединен с пер: вым входом входного коммутатора,второй и третий входы входного коммутатора соединены с третьим и чет-вертым выходами блока управления,первый выход которого соединен .с входом блока памяти, Первый выход входного коммутатора соединен с информационным входом первого .регистра и.информационными входами регистроввторой. группы входных регистров. Второй выход входного .коммутатора соединен с информационными входами второго итретьего регистров. Выходыпервого, второго регистров соединены с Первым и вторым входами первого коммутатора, третий вход которогосоединен с выходами регистров пер- .вой группы входных регистров.Выходы регистров второй группы25входных регистров соединены с первымвходом второго коммутатора, второйвход которого соединен с выходомтретьего регистра. Выходы регистровтретьей группы входных регистров соединены с третьим входом второгоЗОкоммутатора, Информационные. входы регистров первой итретьейгрупп входных регистров соединены соответственно с выходом первого выходного коммутатора и третьим выхо-.дом второго выходного коммутатора. Кпервому, второму и третьему входампервой группы элементов И подключены .соответствующие выходы первого коммутатора, К первому, второму и треть 4 Оему входам второй группы элементов Иподключены соответствующие выходывторого коммутатора. Четвертые вхо"ды первой и второй группы элементовИ соединены с первыми выходами соответственно второго и первого коммутаторов. Четвертые выходы первого ивторого коммутаторов соединены с входом второго преобразователя кода частичных произведений в двухрядный код. 50Выходы первой и второй групп,элементов И соединены с входами соответственно первого и второго преобразователей кода частичных произведений вдвухрядный код, выходы которых соединены с информационными входами регистров соответственно первой и второй групп выходных регистров. ПерО фвые входы первого и второго выходныхкоммутаторов соединены с выходами регистров соответственно первой и второй групп выходных регистров. Второйвыход второго выходного коммутаторасоединен с информационными входамирегистров второй группы входных регистров. Первый .выход второго выходного коммутатора соединен с входомсумматора, выход которого подключенк информационному входу регистра результата. К управляющим входам регистра результата, первого, второго,третьего регистров, к управляющимвходам регистров первой, второй,третьей групп входных и первой, второй групп выходных регистров подключен девятый выход блока управления,второй и шестой выходы которого соединены соответственно с третьим ичетвертым входами второго выходногокоммутатора. Пятый выход блока управления соединен с вторыми входамипервого и второго выходных коммутаторов. Седьмой, восьмой, десятый,одиннадцатый и двенадцатый выходыблока управления соединены соответственно с четвертыми, пятыми, шестымиседьмыми и восьмыми входами первогои второго коммутаторов, Блок управления содержит генератор импульсов,элемент ИЛИ, счетчик и двадцативосьмивыходной элемент задержки. Приэтом выход генератора импульсов соединен с входом элемента задержки ипервым входом элемента ИЛИ, второй,третий и четвертый входы которогосоединены соответственно с четвертым, пятым и четырнадцатым выходамиэлемента задержки. Выход элементаИЛИ соединен с первым входом счетчика, второй вход которого соединен сдвадцать восьмым выходом элементазадержки, выход счетчика подключенк первому выходу блока управления ипервому, шестому и пятнадцатому выходам элемента задержки. Второй выходблока управления соединен с двадцать1седьмым выходом элемента задержки,третий - с вторым,. четвертый - сшестым, одиннадцатым и шестнадцатымвыходами элемента задержки, пятыйс двенадцатым, семнадцатым, двадцатьпервым, двадцать третьим и двадцатьпятым, шестой - с седьмым, седьмой -с третьим, восьмой - с восьмым итринадцатым, девятый - с двадцатьвосьмым, десятый - с восемнадцатым,ф 9327 одиннадцатый - с шестнадцатым, двадцатый выход блока управления сое.-:динен : двадцатым, двадцать вторым .и двадцать четвертым выходами элемента задержки. Работа прототипа основана.на параллельном вычислениидвух частей полинома по схеме Горнера,причемпромежуточные результаты вычислений используются в виде двухрядного кода 3 .Недостатком прототипа являютсяограниченные функциональные воэможности, ввиду невозможности выполненияим арифметических операций сложения.,вычитания, умножения и деления, 15Цель изобретения - расширениефункциональных воэможностей устройства путем обеспечения воэможности .выполнения арифметических операцийсложения, вычитывания, умножения и 20деления,Поставленная цель достигается тем что вычислительное устройство,1ч содержащее блок памяти,входнои коммутатор, два коммутатора, два выходных коммутатора, три регистра, три группы входных и две группы выходных регистров, две группы элементов И, два преобразователя кода частичных произведений в двухрядный код, сумматор регистр результата, причем выходы блока памяти соединены с-одноименны; ми входами первой группы входов входного коммутатора, первая группа выхо 35 дов которого соединена с одноименными входами первого регистра и входных регистров второй группы, вторая группа выходов входного коммутатора сое-. динена с одноименными входами второго40 и третьего регистров, выходы первого выходного коммутатора соединены с входами входных регистров первой группы, выходы первого, второго регистров и входных регистров первой группы под-, ключены к соответствующим входам пер-вой,второй и третьей групп входов перво го коммутатора, выходы первой, второй и третьей групп выходов которогосоединены соответственно с пер-.50выми, вторыми и третьими входами соответствующих элементов И первой группы, выходы входных регистров вто" ,рой группы, выходы третьего регистра и55 выходы входных регистров третьей груп.пы соединены с одноименными входами соответственно первой, второй и третьей групп входов второго коммутаоора выходы первой, второй и третьей групп О 6выходов которого соединены соответственно с первыми, вторыми и третьими входами одноименных элементов И второй группы, выходы четвертой группы выходов первого и второго коммутаторов соединены с четвертыми входами соответственно элементов И второй группы и элементов И первой группы, выходы пятой группы выходов первого, второго коммутаторов и выходы элементов И второй группы подключены к соответствующим входам второго преобразователя кодов частичных произведений в двухрядный код, выходы которого соединены с одноименными входами выходных регистров второй группы, выходы элементов И первой группы соединены с входами первого преобразователя кодов частичных произведений в двухрядный код, выходы которого соединены с одноименными входами выходных регистров первой группы выходы выходных регистров пер"1вой и второй групп соединены с одно" именными входами первой группы входов первого и второго выходных коммутаторов соответственно, выходы первой группы выходов второго выходного коммутатора соединены с одноименными входами сумматора, выходы второй группы выходов этого коммутатора подключены к одноименным входам входных регистров второй группы, выходы третьей группы - к одноименным входам входных регистров третьей группы, выходы первой группы выходов сумматора соединены с одноименными входамй регистра результата, выходы которого подключены к шине результата устройства, содержит блок управления, преобразователь двухрядного. кода в дополнительный двухрядный код, преобразователь двоичного кода в дополнительный код, четвертый регистр, третий коммутатор, причем выходы чет" вертой группы выходов второго вы- . ходного коммутатора соединены с одноименными входами преобразователя двухрядного кода в дополнитейьный двухрядный код, выходы которого соединены с одноименными входами вход" ных регистров второй группы, входы первой группы входов третьего коммутатора соединены с соответствующи" ми выходами четвертого регистра, входы которого подключены к одноименным выходам первой группы выходов сумматора, выходы третьего коммутатора подключены к одноименным вхо70 7 9932 дам преобразователя двоичного кода в дополнительный код, выходы которого подключены к соответствующим входам регистра результата, первая входная шина устройства соединена с входами второй группы входов входного коммутатора, вторая входная шина устройства - с входами четвертой. группы входов входного коммутатора, третья входная, шина устройства соединена с 1 о первой группой входов блока управления, четвертая входная шина устройства - с первым входом блока управления, пятая входная шина устройства с вторым входом блока управления, 15 шестая входная шина устройства - с третьим входом блока управления, первый выход сумматора подключен к четвертому входу блока управления, первый выход блока управления подключен щ к второму входу первого выходного коммутатора, второй выход блока управления подключен к второму входу третьего коммутатора, выходы первой группы выходов блока управления соответст венно соединены с входами первой группы входов первого коммутатора, выхо ды второй группы выходов блока управления соединены соответственно с входами первой группы входов входно- ЗО го коммутатора, выходы третьей группы вььходов блока управления подключены к одноименным входам блока памяти, выходы четвертой группы выходов блока управления соединены с одноимен.35 ными входами первой группы входов второго коммутатора, выходы пятой группы выходов блока управления соответственно соединены с входами первой группы входов второго выходного коммута О тора.Кроме того, блок управления содер-. жит регистр адреса констант, постоянную память, группу элементов задержки, регистр адреса микрокоманд, ре гистр кода операции, дешифратор, первый,второй и третий элементы задержки, элемент ИЛИ-НЕ, элемент равнозначности, элемент неравнозначности, пять элементов И, три элемента НЕ, 50 три трехвходовых элемента И, элемент ИЛИ, триггер знака результата, причем выходы регистра адреса микрокоманд соединены с одноименными входами первой группы входов постоянной памя ти, первые семь выходов постоянной памяти образуют адресную группу и соответственно соединены с входами группы элементов задержки, выходы которой соединены с одноименными входамирегистра адреса микрокоманд, восьмойвыход постоянной памяти является первым выходом блока управления, выходыпостоянной памяти с девятого по пятнадцатый образуют первую группу выходов, с шестнадцатого по восемнадцатый - вторую группу выходов блокауправления, с девятнадцатого по двадцать первый выходы постоянной памятисоединены с входами регистра адреса1констант, выходы которого и двадцатьвторой выход постоянной памяти образуют третью группу выходов блока управления, пятнадцатый выход постоянной памяти и ее выходы с двадцатьтретьего по двадцать седьмой образуют четвертую группу выходов блокауправления, выходы с двадцать восьмого по тридцать первый постоянной памяти - пятую группу выходов блока управления, тридцать второй выход постоянной памяти является вторым выходом блока управления, тридцать третий, тридцать четвертый и тридцатьпятый выходы постоянной памяти соединены соответственно с входами третьего, второго и первого элементовзадержки, входы регистра кода операции и регистра адреса микрокомандобразуют первую группу входов блокауправления, первый вход блока управления соединен с вторым входом элемента ИЛИ, второй вход блока управления - с вторыми входами элементаравнозначности и элемента неравнозначности, с выходом третьего элемента НЕ,с вторым входом пятого элемента Ии первым входом третьего трехвходового элемента И, третий вход блокауправления - с первыми входами элемента равнозначности и элемента неравнозначности, четвертый - с входомвторого элемента НЕ и с третьим вхо.дом третьего трехвходового элемента И, выход первого элемента задержки соединен с первым входом элемента ИЛИ, выход которого подключен квторому входу постоянной памяти, выход второго элемента задержки соединен с первым входом первого элементаИ, выход которого подключен к первому управляющему входу регистра адреса микрокоманд, выход третьего элемента задержки соединен с вторым входом первого трехвходового элементаИ, выход которого подключен к второму управляющему входу. регистра адреса микрокоманд, выход элемента неравнознацности соединен с первым входом второго элемента И и с вторым входом четвертого элемента И, выход элемента равнозначности соединен с первым входом третьего элемента И, выходы второго и третьего элементов И соединены соответственно с первым и вторым входами элемента ИЛИ"НЕ, выход которого подключен к второму входу первого элемента И, к первому входу первого трехвходового элемен" та И, к входу первого элемента НЕ, к второму входу второго трехвходового элемента И и к второму входу третьего трехвходового элемента И, выход второго элемента НЕ соединен с третьими входами первого и второго трехвходовых элементов И, выходы . регистра кода операций соединены с соответствующими входами дешифратора, первый выход дешифратора соединен с вторым входом третьего элемента И, второй выход дешифраторэ,с вторым входом второго элемента И, третий выход дешифратора - с первым входом четвертого элемента И, выходы четвертого, пятого элементов И, второго и третьего трехвходовых элементов И соединены с входом триггера знака результата, выход первого элемента НЕ соединен с первым входом пятого элемента И, выход третьего элемента НЕ соединен с первым входом второго трехвходового элемента И,На фиг. 1 представлена блок-схема устройства; на фиг. 2 - структур-.ная схема блока управления.Устройство содержит входной коммутатор 1, блок 2 памяти, первый 3 и второй 4 регистры, первый 5 и второй 6 входные .регистры первой группы 7 входных регистров, первый 8. и второй 9 входные регистры второй группы 10 входных регистров, третий регистр 11, первый 12 и второй 13.входные регистры третьей группы.14 входных регистров, первый 15 и второй 16 коммутаторы, первую 17 и вторую 18 группы элементов И, первый 19 и второй 20 преобразователи кода частичных произведений в двухрядный код, первый 21 и второй 22 выходные регистры первой группы 23 выходных регистров, первый 24 и второй 25 выходные регистры второй группы 26 выходных регистров, первый 27 и второй 28 выходные коммутаторы, преобра 270 10зователь 29 двухрядного кода в дополнительный двухрядный код, сумматор 30, четвертый регистр 31, коммутатор 32, преобразователь 33 кодав дополнительный код, регистр 34результата, блок 35 управления, регистр 36 адреса констант, постояннуюпамять 37, группу 38 элементов задержки, регистр 39 адреса микроко манд, регистр 40 кода операции, дешифратор 41, первый элемент 42 задержки, элемент ИЛИ 43, первый элемент И 44, первый трехвходовый элемент И 45, второй 46 и третий 47 15 элементы задержки, элемент ИЛИ-НЕ48, первый 49 и второй 50 элементыНЕ, второй 51 и третий 52 элементыИ, элементы 53 неравнозначности, .элемент 54 равнозначности, четвер тый 55 и пятый 56 элементы, И, второй57 и третий 58 трехвходовые элементы И, триггер 59 знакарезультататретий элемент НЕ 60.Блоки устройства соединены следующим образом.Первый выход 61 блока 35 управления. подключен к второму входу первого выходного коммутатора 27, выходыкоторого соединены с входами входных 30регистров 5 и 6 первой группы 7 входных регистров. Первая группа 62 выходов блока 35 управления подклюценак одноименным входам четвертой группы первого коммутатора 15, первая, 35 вторая и третья Группы входов которого подключены соответственно квыходам первого регистра 3, второгорегистра 4 и .к выходам первого и второго входных регистров 5 и 6 первойгруппы 7 входных регистров. Втораягруппа 63 выходов блока 35 управленияподключена к входам второй группывходного коммутатора 1, первая группавходов которого соединена с выходами блока 2 памяти,. а входы последнегоподключены к третьей группы 64 выходов блока 35 управления. Четвертаягруппа 65 выходов блока 35 управления соединена с четвертой группойвходов второго коммутатора 16, первая, вторая и третья группы входовкоторого подключены соответственнок выходам входных регистров 8 и 9 второй группы 10 входных регистров, выходу третьего регистра 11, выходамвходных регистров 12 и 13 третьейгруппы 14 входных регистров, Пятаягруппа 66 выходов блока 35 управле11 99327 ния подключена к второй группе входов второго выходного коммутатора 28, третья группа выходов которого подключена к входам входных регистров 12 и 13 третьей группы 14 входных регистров, Второй выход 67 блока 35 управления соединен с вторым входом коммутатора 32, выходы которого подключены к входам преобразователя 33 кода в дополнительный код, соеди о ненного выходами с входами регистра 34 результата.Первая, вторая и третья группы выходов первого 15 и второго 16 коммутаторов подключены к соответствую з щим входам соответственно первой 17 и второй 18 групп элементов И, четвертые входы. которых соединены с четвертыми группами выходов соответственно второго 16 и первого 15 ком- щ мутаторов, К входам второго преобразователя 20 кодов частичных произведений в двухрядный код, соединенного выходами с входами регистров второй группы 26 выходных регистров, р 5 подключены пятые группы выходов первого 15 и второго 16 коммутаторов и выходы элементов И второй группы 18 элементов И. Выходы регистров второй группы 26 выходных регистров подключены к первой группе входов второго выходного коммутатора 28, вторая группа. выходов которого соединена с входами регистров второй группы 10 Входных регистроВ. ЧетвеРтая группа выходов .второго выходного коммутатора 28 соединена с входами преобразователя 29 двухрядного кода в дополнительный двухрядный код, выходы которого подключены к входам регистров второй группы 10 входных регистров. К входам первого преобразователя 19 кодов частичных произведений в двухрядный код, соединенна го выходами с входами регистров пер вой группы выходных регистров 23, подключены выходы элементов И первой группы 17 элементов И. Первая группа входов, блока 35 управления (,фиг.2 ) подключена к входу регистра 39 адреса микрокоманд и входам регистра 40 кода операции, выходы которого подключены к входам дещифратора 41. Выходы регистра 39 адреса микрокоманд подключены к первой группе входов постоянной памяти 37, первые семь выходов которой образуют адресную группу (О - 1), соединенную с входами элементов задержки группы. 38, выходы которой соединены с входами регистра 39 адреса микрокоманд. Восьмой выход В) постоянной памяти 37 подключен к первому выходу 61 блока 35 управления. С девятого по пятнадцатый (ЯВ- Щ) Выходы постоянной памяти 37 объединяются в первую группу 62 выходов блока 35 управления, с шестнадцатого по восемнад- ЦдТЫЙ (П - Ц 18) ВЫХОДЫ ПОСТОЯННОЙ Памяти 37 объединяются во вторую группу 63 выходов блока 35 управления, Девятнадцатый, двадцатый и двадцать первый (0, О,О, п) выходы постоянной памяти 37 подключены к соответствующим Входам регистра 36 адреса констант, выход которого вместе с двадцать вторым (22) выходом пос,тоянной памяти 37 образует третью группу 64 выходов блока 35 управле- ниЯ, ПЯтнаДцатый ВыхОД (Я 1) пос тоянной памяти 37 вместе с группой . выходов с двадцать третьего по двадцать седьмой (02- 021) образуют четвертую группу 65 выходов блока 35 управления. С двадцать восьмого по,Выходы регистров первой группы 23 выходных регистров соединены с первой группой входов первого выходного коммутатора 27. Первая группа выходов входного коммутатора 1 Подключена квходам первого регистра 3 .и,к входам регистров второй группы 10 входных ре гистров. Вторая группа выходов входного коммутатора 1 подключена к входам второго 4 и третьего 11 регист 0 12ров. Первая группа выходов второго Выходного коммутатора 28 подключена к входам сумматора 30, первая группа выходов которого соединена с входами, четвертого регистра 31 и регистра 34 результата, Выходы четвертого реги" стра 31 подключены к первой группе входов коммутатора 32. Вторая группа выходов сумматора соединена с пятым входом 68 блока 35 управления.Первая 69 и вторая 70 входные шины устройства соединены соответственно с третьей.и четвертой группами входов входного коммутатора 1. Третья 71, четвертая 72, пятая 73, шестая 74 входные шины устройства соединены соответственно с первым, вторым, третьим и четвертым входами блока 35 управления. Выход регистра 34 результата подключен к шине 75 результата устройства.13 993270 14 тридцать первый выходы (11 -) по-, соединен с первым входом второго26 31стоянной памяти 37 образуют пятую . трехвходового элемента И 57, Четвер группу 66 выходов блока 35 управ- . тый вход блока 35 управления соединен ления. Тридцать второй выход (Яз па- с первыми входами элемента 53 неравстоянной памяти 37 подключен и вто-нозначности и элемента 54 равнозначрому выходу 67 блока 35 управления,: ности. Пятый вход блока 53 управлеТридцать третий (11 ), тридцать чет- ния соединен с первым входом второго вертый (94), тридцать пятый (О), , элемента НЕ 50 и с третьим входом выходы постоянной памяти 37 подклю- третьего трехвходового элемента И 58. чены к входам соответственно перво Выход первого элемента НЕ 49 соедиго 42, второго 46 и третьего 47 эле- нен с первым входом пятого элемента ментов задержки. И 56. Выходы четвертого 55 и пятогоВыход первого элемента 42 задерж элементов И, второго 57 и третьего ки подключен к первому входу эле трехвходоввх элементов И подключемента ИЛИ 43, выход которого соеди ны к входу триггера 59 знака резульнен с вторым входом постоянной памяти 37. Второй вход блока 35 управ- Устройство работает следующим обления соединен с вторым входом элемента ИЛИ 43. Выход второго злемен- функциониРование пРедлагаемого та 46 за ержки соединен с первым ро устройства при вычислении:полинома позадержки соединен с первымвходом первого элемента И.44, вто" казано на примере вычисления синуса. рой вход которого соединен с выходом. Вычисление происходит аналогично элемента ИЛИ-НЕ 48, с первым входомпрототипу. Функция синуса представ- первого трехвходового элемента И 45, ляется в виде полинома одиннадцатой с входом первого элемента НЕ 49, с25 степени, состоящего из двух частей, вторыми входами второго 57 и треть" . вычисляемых одновременно по схемеlего 58 трехвходовых элементов И.Вы- Горнераход третьего элемента 47 задержкиподключен к второму входу первого МОА=.А С +А С, +А С 2 + трехвходового элемента И 45, третий зОвход которого соединен с выходомвторого элемента НЕ 50 и с третьим В исходном состоянии в блоке 2 памя входом второго трехвходового зле- ти размещены коэффициенты полинома, мента И 57. Выходы первого элемен- все регистры и триггер знака результа И 44 и первого трехвходового зле та установлены в нуль. На первуюмента И 45 подключены к первому Упгруппу входов блока 35 управления равляющему входу регистра 39 адресаписывается в регистр 39 адреса микПервый и второй выходы дешифра" рокоманд и в регистр 40 кода оператора 41 подключены к вторым входам ции. На первую группу входов вход 40соответственно третьего 52 и второ" ного коммутатора 1 поступает аргумеьт го 51 элементов И, выходы которых - А. На второй вход блока 35 поступает подключены к входам элемента ИЛИ-НЕ 48 сигнал начала операции, по которому Третий выход дешифратора 41 соединен производится чтение первой микрокос первым входом четвертого элемента 1 манды микропрограммы вычисления сину- И 55, второй вход которого соединен са по адресу, определенному кодом с выходом элемента 53. неравнознач=операции. По первой микрокоманде проности и с первым входом второго зле- изводится прием аргумента А в первый мента И 51. Выход элемента 54 рав. регистр 3 и во входной регистр втонозначности соединен с первым входом о рой группы 10 входных регистров и третьего элемента И 52, Третий вход формирование в регистре 36 адреса блока 35 управления соединен с вто- констант адреса соответствующих конрыми входами элемента 54 равнознач- стант, По микрооперациям адресной ности и элемента 53 .неравнозначности,группы (0- 11. ), задержанным в групс вторым входом пятого .элемента.И -56, 1 пе 38 элементов задержки, в регистс первым входом третьего трехвходо" ре адреса микрокоманд Формируется ваго элемента И 58 и с входом третье- адрес следующей микрокоманды. По микго элемента НЕ 60, выход которогорооперации Щ , задержанной в пер993270 8мается в регистр второй группы 10входных регистров. В блоке 35 управления формируется сигнал 17 деления выбрана равной 2-ф, что соответствует трем итерациям. Послевыполнения трех итераций результатделения 06 из регистров первой группы 7 входных регистров поступает через второй преобразователь кода частичных произведений а двухрядныйкод, в регистры второй группы 26выходных регистров, затем суммируется и записывается а регистр 34 результата. Знак частного определяется в блоке 35 управления как суммапо модулюдва делимого и делителя,При операции деления на третьем вы-.ходе дешифратора 41 появляется сигнал, который разрешает прохождениесигнала с выхода элемента 53 нерав"нозначности и запись его в триггер59 знака результата. Особенностьювыполнения операции деления в предлагаемом устройстве является параллельное вычисление значений о 6 и у;и использование этих промежуточныхданных в виде двухрядного кода, чтозначительно уменьшает время выполнения операции деления. р. с (,ЗнА ЗнвгЗнА Ънд)ччсЪ (,3 нА Зйвч ЗйА Энв),где о - сигнал, который формируетОЛ0ся на первом выходе дешифратора 41 при выполнении операции сложения;4 - сигнал который ФормируетсяВ 4на втором выходе дешифра"тора 41 при выполнении операции вычитания;ы. - сигнал на выходе элементаИЛИ-ЯЕ 48.Если й. =1, то по микрооперациигСЛ ф(О, ) в регистре адреса микрокоманд зе З 4совместно с микрооперациями адресноимгруппы (9- О );формируется адресвторой ИК. ЕслиХ =0 то по микрооперациям адресной группы .(О,- Ю)формируется адрес четвертой микрокоманды.При выполнении операции умноженияустройство работает в соответствии смикропрограммой. В исходном состоянии все регистры и триггер знака результата содержат нулевую информа-цию. По первой микрокоманде сомножители заносятся в первый регистр 3и в регистр второй группы 10 входныхрегистров. Во второй микрокомандесодержимое этих регистров через второй коммутатор 16 подается на элементы И второй группы 18 элементов И.Полученное произведение в виде двухрядного кода записывается в регистры "авторой группы 26 выходных регистров,По третьей микрокоманде двухрядный ,код суммируется и результат записывается в регистре 34 результата.Знак произведения Формируется анало" 45гично тому, как описано при выполнении операции деления,Операции сложения и вычитания вы 3полняются в соответствии с микропрограммой. Для выполнения операций- используется алгоритм сложения и вычитания прямых кодов.В исходном состоянии все регистры и триггер знака результата уста"новлены в нуль. По первой микроко- . 55манде первое слагаемое или уменьшаемое поступает в первый регистр 3, второе слагаемое или вычитаемое приниПо второй микрокоманде содержимое второй группы 10 входных, регистров через второй преобразователь 20 кода частичных произведений в двухрядный код записывается в регистры второй группы 26 выходных регистров и затем по третьей микрокоманде преобразуется а дополнительный код в преобразователе 29 двухрядного кода в дополнительный двухрядный код и записывается в регистры второй группы 10 входных регистров, По четвертой микрокоманде содержимое первого регистра 3 и регистров второй группы 1 О входных регистров через второйЬ коммутатор 16 подается на второи преобразователь 20 кода частичных произведений в двухрядный код и записывается в регистры второй группы 26 выходных регистров, По пятой микрокоманде двухрядный код суммируется и сумма записывается в четвертом регистре 31 и в регистре 34 результата, Если й ="1 и перенос (1) из старшего разряда сумматора 30 равен нулю (П О), по микрооперации 05) в регистре 39 адреса микрокоманд Формируется адрес шестой микрокоманды,по которой через коммутатор 32 ипреобразователь 33 кода в дополнительный код записывается прямойкод результата на регистр 34 резуль.