Устройство для контроля микропроцессорной системы

(19) И 11 4 С 06 Г 11 КОМИТЕТотнРытиям ОСУДАРСТВЕННпо изОБРетенияПРИ ГКНТ СССР(7 1) Андроповский авиационный технологический институт(56) Авторское свидетельство СССР У 807299, кл. С 06 Р 11/00, 1980.Авторское свидетельство СССР У 1260960, кл. С 06 Р 11/00, 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ(57) Изобретение относится к области вычислительной техники и может быть использовано при построении надежных микропроцессорных систем (МПС). Устройство обеспечивает контроль МПС с тремя шинами. Цель иэобретения - повышение достоверности контроля МПС в процессе функционирования, Устрой" ство содержит два блока постояннойИзобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем,Цель изобретения - повышение достоверности контроля микропроцессор. ной системы в процессе функционирования.На чертеже изображена структурная ,схема устройства.УстройсТво для контроля микропроцессорной системы содержит первый блок 1 постоянной памяти, адресный . памяти, регистр, счетчик, схемусравнения, мультиплексор, триггер,элементы И и ИЛИ. Для обеспеченияконтроля в устройстве каждому машинному циклу команды ставится в соответствие адрес ячейки в блоке постоянной памяти. Содержимое этой ячей"ки памяти представляет информацию обожидаемых сигналах на шине управления МПС, типе устройств, с которымивозможен обмен, последнем машинномцикле команды. Эта информация является исходной для проведения контроляза корректным исполнением команд программы. При наличии любой некс рректной ситуации при выполнении командактивируется вькод ошибки устройствакоторый соединен с входом запросапрерывания процессора системы, Этообеспечивает переход к выполнениюподпрограммы прерывания по ошибке сцелью принятия необходчмых действий.1 ил., 4 табл,2вход 2 устройства, мультиплексор 3, триггер 4, выход 5 ошибки устройства, вход 6 установки устройства, регистр 7, второй блок 8 постоянной памяти, вход 9 данных устройства, схему 10 сравнения, управляющий вход 11 устройства, счетчик 12, первый элемент И 13, первый элемент ИЛИ 14, второй элемент ИЛИ 15, третий элемент ИЛИ 16, второй элемент И 17.Предлагаемое устройство обеспечивает контроль наиболее распространенной микропроцессорной системы с19 3 46 Не использовано 1 1 1 1 0 1 1 1 1 1 УВВ Таблица 4 Код на входах адреса 01 02 03 04 05 1 О 1 О 0Тираж енного коми 13035, МосквГКНТ ССС но-издательский комбинат "Патент", г.Ужгород агарина, 10 зводств 0 О 0 0 0 О 1 1 1 1 1 0 0 О 0 1 0 1 0 0 1 О 1 О 1 146072220Продолжение табл.3 Тип Устройст" Коды на выходе блока пос"вв системы тоянной памяти а по изобретениям и открытия Ж, Раушская наб., д. 4/5146072тремя шинами: шиной адреса, шиной данных и шиной управления. Для обеспечения контроля микропроцессорной системы вход 11 устройства подключа 5 ется к управляющей шине контролируемой системы, вход 2 - к старшим разрядам ее адресной шины, вход 9 - к шине данных, вход установки 6 - к цепи сброса микропроцессора, а выход 5 сигнала ошибки может подключаться к входу запроса прерывания микропроцессора или использоваться другим образом. В общем случае контролируемая микропроцессорная система (МПС) со держит постоянную память (ПЗУ), оперативную память (ОЗУ), в которой организуется стек, и устройства ввода- вывода (УВВ)Нормальное функционирование МПС заключается в корректном исполнении. команд микропроцессора, расположенных в программной памяти МПС. Известно, что реализация команд микропроцессора происходит в течение одного или более машинных циклов. 25 При этом для каждой команды точно известны количество составляющих ее циклов и их типы. Тип машинного цикла несет информацию о типе устройства, к которому осуществляется обращение, 30 и о характере сигналов шины управления МПС, с помощью которых осуществляется обмен информацией.Таким образом, нормальное функционирование МПС характеризуется корректным выполнением команд (по машинншм циклам) и соответствием информации на шине адреса и управления в каждом машинном цикле реализации команды.При работе МПС в условиях помех возможны и отказы системы, которые приводят к нарушению ее нормального функционирования. При этом наиболее часто причинами нарушения нормального функционирования являются: 45нарушение корректного выполнения команд, обусловленное нарушением процесса чтения и декодирования команды, например, вследствие отказа шины данных или регистра и дешифрато ра команд микропроцессора, а также пропуском или основанием лишних машинных циклов микропроцессора, например, вследствие сбоя в схеме формирования машинных циклов микропроцессора;нарушение соответствия сигналов на шине адреса и управления текущей .командой, например, вследствие сбоя 24устройства управления микропроцессора или одновременного сбоя на шинеадреса и управления,Для обнаружения некорректных ситуаций первой группы в устройствепроизводится сопоставление ожидаемого состояния шины управления МПС, соответствующее текущей команде, фактическому состоянию сигналов на шине управления в каждом машинном цикле. В состав шины управления типовойМПС входят следующие сигналы; чтениепамяти (ЧТ), запись в память (ЗП),ввод (ВВ), вывод (Выв), чтение первого байта команды (М 1).Дпя обращения к внешним устройствам эти сигналы стробируются соответствующими строб-сигналами микропроцессора "Прием" (РВ 1 И) или "Выдачи" ОЖ 1 ТЕ).Устройство работает следующим образом.Для осуществления контроля на соответствие ожидаемых и текущих сигналов на шине управления МПС ожидаемые состояния сигналов на этой шине,соответствующие каждой команде микропроцессора, хранятся в блоке 8 постоянной памяти. Адрес ячейки блока8 памяти формируется из кода команды,поступающего с выхода регистра 7,и текущего номера машинного циклаисполняемой команды, поступающего свыхода счетчика 12. Разрядность счетчика 12 определяется исходя из количества машинных циклов, необходимыхдля выполнения самой длинной команды,Так, для микропроцессора КР 580 ВМ 80 Амаксимальное количество машинных циклов для выполнения команды равно 5.Тогда разрядность счетчика 12 должнабыть равна 3, и он имеет 8 состояний.Часть ячеек описывает корректныемашинные циклы, используемые при реализации команды. Другая часть ячеек,количество которых равно разнице между числом состояний счетчика 12 ичислом корректных машинных циклов,описывает некорректные с точки зрения исполняемой команды машинные циклы. Эти ячейки могут выбираться .лишьпри нарушении нормального функционирования МПС, связанного с превышением количества машинных циклов при исполнении текущей команды. В табл,1приведены фрагменты содержимого блокапостоянной памяти 8 для контроля МПСна базе микропроцессора КР 580 ВМ 80 А.60722 6 5 10 15 20 25 30 35 40 45 50 55 5 14В частности, выход поля типа операций (1-я группа) блока 8 постояннойпамяти содержит информацию о состоянии основных сигналов шины управления МПС по машинным циклам для каждой конкретной команды микропроцес"сораВ качестве контролируемых сигналовшины управления выбраны сигналы М 1,ЧТ, ЗП, Выв, ВВ,В примечании табл. 1 знаком "+"обозначены ячейки блока 8 постояннойпамяти, обращение к которым разрешено при нормальной работе МПС. Зна"ком "-" отмечены ячейки, адресацияк которым производится при реализации избыточных машинных циклов привыполнении текущей команды микропроцессора. В этих ячейках записанынули, что соответствует непрограммируемым ячейкам памяти.Контроль за соответствием ожида"емых и текущих сигналов на шинеуправления МПС осуществляется схемой 10 сравнения. При этом оценкасигнала ошибки, поступающего с выхода схемы 10 сравнения через элементИЛИ 15 на вход элемента И 17, осуществляется стробирующими сигналами"Выдача" или "Прием" микропроцессора, поступающими через элемент ИЛИ16 на второй вход элемента И 17.При нормальном функционированииМПС осуществляется чтение команд изпрограммной памяти. При этом код команды появляется на шине данных системы (вход 9 устройства) и сопровождается сигналом М 1. Под действиемэтого сигнала код команды записывается с шины данных системы в регистр7 и одновременно сбрасывается в нулевое состояние счетчик 12, подготавливая устройство к контролю за выполнением первого машинного цикла. В результате этого на выходе поля типаопераций блока 8 памяти появляетсяинформация, описывающая ожидаемые;:. состояния сигналов на шине управлениясистемы (вход 11 устройства) в первом машинном цикле текущей команды,При соответствии ожидаемого и те"кущего состояний сигналов на шине управления системы на выходе схемы 10сравнения формируется уровень логического нуля, свидетельствующий оботсутствии ошибки в текущем машинномцикле. При переходе к следующему ма,шинному циклу текущей команды появляется сигнал Синхронизация, указывающий начало очередного машинного цикла. При этом состся 1 п.т счетчика 12 увеличивается на "1", подготавливая устройство к контролю очередного машинного цикла, который осуществляется аналогично.При переключении счетчика 12 соответствие сигналов на входе.,г-схемы 10 сравнения нарушается и на ее выходе формируется уровень логической единицы, свидетельствующий об ошибке, Однако в этот момент времени оценка сигнала ошибки не производится и поэтому на выходе элемента И 1 сигнал ложной ошибки отсутствует. При нормальком функционировании МПС в момент оценки сигнала ошибки соответствие кодов на входах схемы 10 сравнения всегда установлено, и нулевой сигнал с ее выхода запирает элемент И 17, что блокирует формирование сиг" нала на его выходе. В результате триггер 4 всегда находится в исходном состоянии, в которое он был переведен при начальном сбросе системы. При этом на выходе 5 ошибки устройства установлен нулевой уровень, свидетельствующий об отсутствии опнбки. Принарушении приема или декодирования команд вследствие отказов или сбоев системы ожидаемая комбинация сигналов с выхода блока 8 памяти не совпадает с текущей комбинацией сигналов на шине управления МПС (вход 11 устройства), В резульгате схема 10 сравнения Формирует сигнал ошибки, который поступает на установочный вход триггера 4, переводя его в единичное состояние. При этом на выходе 5 ошибки устройства появляется активный уровень, свидетельствующий об ошибке. Для контроля за строгим соответствием фактического и ожидаемого количества машинных циклов при реализации текущей команды микропроцессора используется одноразрядный выход разрешения записи данных (выход 3) блока 8 памяти. Значение этого разряда равно "1" лишь в ячейках блока 8 памяти, соответствующих последнему машинному циклу для каждой команды.Как видно из табл.1, например, для команды НОР сигнал на выходе разрешения записи данных (выход 3) блока 8 памяти равен логической "1" в первой ячейке группы ячеек, объе1460 722 8щая пропущенному машинному циклу команды. Появление неожидаемого сигнала М 1 на шине управления МПС обнаруживается схемой 10 сравнения, что приводит к появлению единичного сигнала на выходе 5 ошибки устройства.Для обнаружения некорректных ситуаций второй группы в предлагаемом устройстве производится сопоставление информации, устанавливаемой на шине адреса системы (вход 2 устройства), на соответствие текущему машинному циклу исполняемой команды, Действительно, в каждом машинном цикле допустимо обращение лишь к корректному типу устройств микропроцессорной системы. Некоторые машинные циклы допус" кают обращения к различным устройствам МПС. Например, в цикле чтения информации допустимо обращение к ОЗУ и к ПЗУ. В зависимости от возможности обращения к устройствам МПС все типы машинных циклов можно разбить на группы.Кодирование машинных циклов по обращению у устройствам МПС представлено в табл.2.Так, например, код 001 соответствует таким машинным циклам микропроцессора, в которых допустимо обращение к одному из трех устройств МПСф ПЗУ, ОЗУ и УВВ, Код 011 соответствует машинным циклам чтения команды, в которых разрешено обращение только к программному ПЗУ. Код 100 соответствует машинным циклам обращения к стеку при выполнении "стековых" команд. 40 Если же н результате отказа или сбоя МПС при выполнении текущей команды пропущен один или несколько машинных циклов, то эта ситуация также обнаруживается устройством. Действительно, факт пропуска машинного цикла команды однозначно связано с внеочередным появлением сигнала М 1 на шине 11 управления. Бо поскольку сигнал окончания команды на выходе разрешения записи данных блока 8 в этот момент времени не сформирован, то сигнал М 1 не проходит через элемент И 13 на вход синхронизации регистра 7 и записи кода новой команды не про исходит. Это означает, что на выходе блока 8 устанавливается комбинация сигналов на шине управления МПС(вход 11 устройства), соответствуюдиненных кодом команды ЖР а для команды САЬЬ А 01 Ж сигнал на этом выходе равен логической "1" в пятой ячейке группы ячеек, объединенных кодом команды САЬЬ АЮК, так как эти команды выполняются, соответственно, за 1 и 5 машинных циклов. Таким образом, при исполнении последнего машинного цикла команды на 10 выходе разрешения записи данных (выход 3) блока 8 памяти всегда формируется единичный сигнал, который поступает на вход элемента И 13, подготавливая его к передаче в следующем 15 машинном цикле ожидаемого сигнала М 1 на вход синхронизации регистра 7 и вход сброса счетчика 12, т.е. подготавливая цикл контроля очередной команды. 20Если же в результате отказа или сбоя МПС ожидаемый сигнал М 1 после выполнения последнего машинного цикла текущей команды не формируется, то счетчик 12 не сбрасывается, а уве-. личивает свое состояние на "1" по приходу очередного импульса Синхронизация". Это приводит к обращению к ячейкам блока 8 памяти, описывающим некорректные машинные циклы, В З 0 этом случае с выхода блока 8 памяти на вход схемы 10 сравнения поступает нулевая комбинация ожидаемых сигналов шины 11 управления (см. табл.1). При этом соответствие сигналов на входах 35 схемы 10 сравнения в момент оценки сигнала ошибки не будет установлено, и триггер 4 будет установлен в единичное состояние, фиксируя ошибку. Для идентификации устройств МПС на стадии программирования программист должен распределить зону адресного пространства микропроцессора и закрепить за каждым из устройств системы определенную адресную зону. При этом, как правило, часть адресного пространства остается неиспользованнойДля упрощения селекции выбираемого устройства распределения адресов осуществляется таким образом, чтобы по старшим разрядам можно было определить устройство, к которому осуществляется обращение. Количество используемых для этого старших раз" рядов определяется минимальным объемом адресного пространства, закрепленного эа каким-либо устройством микропроцессорной системы. ПустЬ, например, для идентификации выбираустройства. Выход 5 ошибки устройства может соединяться с входом запроса прерывания микропроцессорной системы. В этом случае, выполнение текущей программы прерывается и система переходит к выполнению программы обработки прерывания по ошибке. Эта программа может предусматривать восстановление процесса, нарушенного сбоем, может иметь диагностический характер (выявления причин ошибки) или, в простейшем случае, обеспечивать останов нарушенного процесса. Возможен и другой вариант использования сигнала ошибки.Таким образом, предложенное устройство за счет обнаружения факта любого некорректного исполнения команд микропроцессора обеспечивает существенно более полный и достоверный контроль функционирования микропроцессорных систем, что значительно повьппает их надежность.Формула изобретения Устройство для контроля микропроцессорной системы, содержащее первый блок постоянной памяти, регистр, мультиплексор, триггер, причем вход адреса первого блока постоянной памяти является адресным входом устройства для подключения к шине адреса контролируемой микропроцессорной системы, выход первого блока постоянной памяти соединен со старшими разрядами информационного входа мультиплексора, выход триггера является выходом ошибки устройства, установочный вход устройства соединен с входом сброса регистра и входом сброса триггера, о т л и ч а ю щ е е с я тем, что, с целью повьппения достоверности контроля микропроцессорной системы в процессе функционирования, в него введены второй блок постоянной памяти, счетчик, схема сравнения, два элемента И, три элемента ИЛИ, причем группа старших разрядов входа адреса второго блока постоянной памяти соединена с выходом регистра, информационный вход которого является входом данных устройства для подключения к шине данных контролируемой микропроцессорной системы, группа младших разрядов входа адреса второго блока постоянной памяти соединена с информационным выходом счет)14 б 0722 1 О емого устройства системы использовано 5 разрядов А,А 1 д А 1 з АгА адресной шины и зоны адресногопространства распределены в соот 5ветствии с табл.3.Перекодирование кода старших раз"рядов шины адреса (вход 3 устройства)в код, указывающий устройства, к которым возможно обращение с помощьюодной группы машинных циклов(табл.2), осуществляется блоком 1постоянной памяти.Кодовые соотношения блока 1 постоянной памяти представлены в табл.4.Сопоставление группы текущего машинного цикла с устройством, к которому производится обращение в данноммашинном цикле по шине адреса (вход2 устройства) реализуется с помощьюмультиплексора 3. При обращении микпропроцессора к какому-либо конкретному устройству системы на информационных входах мультиплексора 3 устанавливается код, поступающий с выхо да блока 1 постоянной памяти. Кодисполняемого машинного цикла команды, поступающий на управляющие входымультиплексора 3 с выхода блока 8постоянной памяти, выбирает соответ- ЗО ствующий вход мультиплексора 3(табл.2). Если устройство, к которому осуществляется обращение в текущем машинном цикле, соответствуеттипу этого машинного цикла, то на35выбранном информационном выходемультиплексора 3 присутствует сигналлогической "1", который с инверти"рующего выхода мультиплексора 3 поступает на вход элемента И 17 в виде 40 уровня логического "О". Следователь"но, в момент оценки сигнала ошибкиэлемент И 17 закрыт и триггер 4 неизменяет своего состояния.Если в результате сбоев системыинформации на шине адреса МПС (вход2 устройства) не соответствует исполняемому машинному циклу команды,то на выбранном информационномвходе мультиплексора 3 присутствуетсигнал логического "О", который инвертируется на выходе мультиплексора 3 и через элемент ИЛИ 15 поступает на вход элемента И 17. Это приводит к формированию в момент оценкисигнала ошибки на выходе элементаИ 17 импульса, установке триггера4 в. единичное состояние и появлениюсигнала ошибки на выходе 5 ошибкиТаблица 1 Команда Код на выходе блока 8 Лдрес на входе блока 8 римеание 2-я группа 1"я группа Код свыходасчетчика12 Код с выхода регистра 7 М 1 ЧТ ЗП Выв ВВ ТипМЦ(Н) 1 1 0 0 0 011 0 0 0 00 000 00 0 0 0 0 0 0 0000 + 0 0 0 0 0 0 000 0 0 0 0 0 000 0 0 0 0 0 000 0 0 0 0 0 000 1 1 0 0 0 011 0 1 0 0 0 011 0 1 0 0 0 011 0 0 0 0 0 000 0 0 0 О 0 000 0 0 0 0 + 0 + 1 + 1.Х 1 В,даа 16 01 2 0 О 11 146 чика, счетный вход которого соединен с входом сигнала "Синхронизация" устройства для подключения к шине управления контролируемой микропроцессорной системы, вход сброса счетчика соединен с выходом первого элемента ИЛИ, первый вход которого и вход синхронизации регистра соединены с выходом первого элемента И, первый вход которого соединен с входом сигнала "Чтение первого байта команды" устройства для подключения к шине управления контролируемой микропроцессорной системы, второй вход первого элемента И соединен с выходом поля разрешения записи данных второго блока постоянной памяти, выход поля типа цикла которого соединен с адресным входом мультиплексора, младший разряд информационного входа которого соединен с шиной потенциала логического нуля устройства, выхоп 0722 12мультиплексора соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом схемы сравнения, первый информационный вход которой является управляюшим входом устройства для подключения к шине управления контролируемой микропроцессорной системы, второй информационный вход схемы сравнения соединен с выходом поля типа операции второго блока постоянной памяти, выход второго элемента ИЛИ соединен с первым входом второго элемента И, второй 15 вход которого соединен с выходомтретьего элемента ИЛИ, первый и второй входы которого соединены соответственно с входами сигналов "Выдача" и "Прием" устройства для подключения 20 к шине управления контролируемой микропроцессорной системы, выход второго элемента И соединен с входом установки в "1" триггера.1460722 Продолжение табл,1 Код на выходе блока 8 Примечание Команда 2-я группа Тип ЗП 000 О011 О + САЬЬ ЛРр 0 0 0 Т РОВТ 0 011 10 00 00 О 0 0 0 0 0 2 0 Адрес на входеблока 8 Код с вы- Код схода ре- выходагистра 7 счет 1 Н) чика12 Неисполь зуемыекоды 1 1-я группа 1 О 1 0 000 0 000 О 000 011 0 О3460722 О о 0 0 0 000 0 0 0 0 О, 0 000 0 0 0 О С 0 000 0 Таблица 2 Группы машинн Код он 0 01 У 10 Е УВВ ица Адресный массив стройстваикропроцесорной системы 34 А А А А,0 3 0 0 0 0 ТЕК циклов по абращению к устройствам ИПС ЗУ, ОЗУ, УВЗУ, УВВ Выбирае информа ный вхо мультипл ра Э 18Продолхсение табл.1