Устройство для решения дифференциальных уравнений

СОЮЗ СОВЕтСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ЯО 1269151 А 1 59 4 С 06 Г .15/3 фс": - ц ОПИСАНИЕ ИЗОБРЕТЕНИЯ ирования о СССР1976,СССР8, 1982.ДИФфЕРЕ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Институт проблем моделв энергетике АН УССР(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯЦИАЛЬНЫХ УРАВНЕНИЙ(57) Изобретение относится к областицифровой вычислительной техники, кустройствам для обработки цифровыхданных и может быть использовано длярешения дифференциальных уравнений вчастных производных. Цель изобретения - повьппение быстродействия устройства. Устройство содержит блокввода-вывода, блок управления, первую группу блоков 3 -3, двунаправленной передачи данных, где И - .порядок локально-одномерной схемы,блоки 3 1 "Зд двунаправленной переДачи данных групп с второй по 1 -ю,., д. 4/5 оизводственно-полиграфическое предприятие, г. Ужгород, ул ВНИИПИ Гпо дел13035, Мос тираж 671ударственногом изобретенийа, Ж, Рауш Подпискомитета СССи открытийкая наб1269 где Ь = 1%, Ь - шаг сеточной области, блоки 4, -41 конечно-разностной модели, процессоры 5-5,1 . Это позволяет разбить исходную задачу на ряд подзадач по расчету поля, вы 151полняемых параллельно со смещениемво времени в блоках конечно-разностной модели, что позволяет достигнуть цель изобретения. 9 ил, Изобретение относится к цифровой вычислительной технике, к устройствам для обработки цифровых данных и может быть использовано для решения дифференциальных уравнений в частных производных.Цель изобретения - повышение быстродействия устройства.На фиг. 1 представлена структурная схема устройства, на фиг, 2 - структурная схема блока конечно-разностной модели; на фиг. 3 - структурная схема узла блока конечно-разностной модели; на фиг. 4 - схема. блока управления; на фиг. 5 - схема. блока двунаправленной передачи данных, на фиг 6 - функциональная схема процессора; на фиг. 7 -алгоритм работы процессора при вычислении по методу прогонки, на фиг. 8 - то же, при расчете суперпозиции, на фиг. 9 - го же, при вычислении инерционным методом.Устройство для решения днфференциальных уравнений содержит блок 1 ввода-вывода, блок 2 управления, , блоки 3, "З,ц двунаправленной пере дачи данных первой группы, блоки 3,;Э двунаправленной передачи данных -й группы (Р = 2,., 1,), блоки 4, -4 конечно-разностной модели, процессоры 5 -5, первый 6, второй 7, третий 8 выходы блока управления, информационный вход 9 блока управления, четвертый выход 10 блока управления, группу входов 11 запроса блока управления, информацион ный вход 12 процессора, первый вход 13 процессора, вход 14 запроса процессора, второй 15, третий 16 и четвертый 17 выходы процессораБлок 4 конечно-разностной модели содержит узлы 18 конечно-разностной модели, которые имеют процессоры 19 и блоки 20 двунаправленной передачи данных. 3Блок 2 управления содержит узел21 памяти, ключи 221 первой группы,ключи 222 второй группы, регистр 23адреса, регистр 24 команд, счетчик25 команд, дешифратор 26 команд,регистр 27, узел 28 синхронизации.Блок двунаправленной передачиданных содержит регистр 29 вывода,первую группу ключей 30, элемент 10 И 31, элемент И 32, дешифратор 33адреса, вторую группу ключей 34, регистр 35 ввода, элемент И 36, дешифратор 37 адреса, элемент И 38. 15 Процессор содержит регистр 39 результата, узел 40 синхронизации,регистр 41 второго операнда, регистр42 первого операнда, дешифратор 43. команд, счетчик 44 команд, сумматор 20 45, регистр 46 команд, регистр 47 ад, реса, регистр 48 частичного результата, первую группу ключей 49,вторую группу ключей 49, узел 50памяти.Устройство работает следующим образом.В исходном состоянии устройствоподготовлено к работе, т,е. в узле21 памяти блока 2 управления записа ны через блок 1 ввода-вывода 1 уп- равляющие программы, массивы коэффициентов, граничные условия, а вузлах 50 памяти процессоров 5 -5 э,., записаны управляющие программы,Рассмотрим работу устройства напримере двумерного уравнения параболического типадП 8 П 8 П,-- + (1)бх 2 ау40заданного в единичном квадрате (Ох (1, 0у с 1), аппроксимируемого методом конечных разностей с использованием локально-одномерных 4 схем-20+ О,г(з)г 2 е- ц ею - ,Исходную сеточную область разбиваем на подобласти размерностью1 Н(Ъ.), где Н = % Ь (1). На об"Оразовавшихся дополнительных границах,расположенных на расстоянии Н другот друга, определяем условия сопряжения путем реализации следующихэтапов:15решение одномерной задачи (2) сшагом Н = Ч (например,.методом прогонки) в процессорах 5 -5 н, в ре 3.зультате получаем ц 1решение одномерной задачи (2) с 20шагом Ч = Н/2 (например, методом прогонки) в процессорах 5 -5 тч,ч 1 а/в результате получаем У;расчет суперпозиции полученных25решений в процессоргх. 5, -5.по формуле 4 "1 а,ф 1 "3+юг-- Б 3 30 решение на дополнительных границах одномерной задачи (3) с шагом Ч = Ь (например, методом прогонки) в процессорах 5 -5, в результате понлучаем П;Формулы метода прогонки: 35 ЪбЬс -б;а(4) 40 с - а;а Решение задачи в подобластях осуществляется параллельно в блоках 4- 4 конечно-разностных моделей (например, методом итерации).Формулы метода итерации:е ш - номер итерации,К - коэффициент.(6)1 йФ 1где 6 - навязка.Для реализации описанного алгоритма блок 2 управления вырабатывает(5) гд 151 4по шинам 8, 6 и 7 соответственно адрес, данные и сигнал ЗАПИСЬ, В блоке 3, двунаправленной передачи данных, к .котоомч адресуется блок 2 управления, срабатывает дешифратор 33 адреса, с выхода которого активный сигнал совместно с активным сиг- налом ЗАПИСЬ поступают на входы элемента И 31. По сигналу с выхода элемента И 31 передаваемая информация с шин 6 записывается в регистр 29 вывода и одновременно сигнал ЗАПРОС по шине поступает в узел 40 синхронизации процессора 5 По сигналу ЗАПРОС процессор 5, переходит на подпрограмму чтения информации из регистра 30 вывода. Для этого процессор 5 выставляет на шинах 16 адрес блока 3, двунаправленной передачи данных, который поступает на вход дешифратора 37 адреса, а по шине 13 - сигнал ЧТЕНИЕ. По совокупности активных сигналов на входе элемента И 32 выходные ключи 30 подключают выходы регистра 29 к шинам 12, и информация через ключи 49 записывается в регистр 39 результата, а затем запоминается в узле 50 памяти, По командам блока 2 управления исходная информация (коэффициенты, граничные условия) загружается в процессор 5, и последней командой передаваемого массива запускают процессор 5, на выполнение программы по решению одномерной задачи с шагом Н (алгоритм работы процессора 5 для метода прогонки приведен на фиг. 7)Затем блок 2 управления подключается через блок Зг двунаправленной передачи данных к второму процессору 5, загружает исходной информацией узел 50 памяти и передает управление процессору 5 г, который начинает выполнять собственную программу, а в это время блок 2 управления переключается к следующему цроцессору 5, Таким образом, все И процессоров ." 5 со смещением во времени приступают к выполнению программы по определению условий сопряжения на этапе реше. ния одномерной задачи с шагом Н.Далее блок 2 управления последовательно подключается к процессорам 5 -5, и запускает их программы по определению условий сопряжения на этапе решения одномерной задачи с шагом Н/2, После выполнения функциональной программы процессоры 5, - 5,переходят в ожидание, а процессо1269ры 5 -5 ь+ заканчивают выполнение функциональных программ всоответствии с алгоритмом, приведенным на фиг. 7,После того, как выполнено вычисление в любом из процессоров 5 н.,-5, и определено значение поляс шагом Н/2, процессор 5 сообщаетоб этом блоку 2 управления. Для этого процессор 5 выставляет на шинах 1016 адрес блока 3 двунаправленнойпередачи данных, на шинах 15 данныедля передачи в блок 2, а на шине17 - активный сигнал ЗАПИСЬ, По совокупности этих сигналов блок 3 двунаправленной передачи данных (фиг.5)принимает информацию в регистр 35 идалее управляющим сигналом ЗАПРОС пошине 11 передает управление блоку 2.Подпрограмма чтения включает выдачу 20по шинам 8 адрес блока 3 двунаправленной, передачи данных, который поступает на вход дешифратора 33 ад реса, и управляющего сигнала ЧТЕНИЕпо шине 10. По активному сигналу с 25выхода элемента И 36 информация срегистра 35 через ключи 34 поступаетпо информационным шинам 9 через буфер ввода-вывода в регистр 27 блока2, а затем записывается в узел 21 30памяти, Далее, таким образом, принимаются остальные слова полученногомассива из процессора 5 в блок 2управления,Аналогично после завершения вычислений каждый из процессоров 5, - -5, последовательно.передает полученные значения функций в блок 2 Управления, который пересылает эти значения через блоки З -Зя дву 40 направленной передачи данных в процессоры 5 -5 для расчета суперпозиции полученных решений с шагом Н и Н/2 согласно алгоритму, приведенному на фиг. 8. Результат вычисле 45 ния суперпозиции (используется процессорами 5, -5 для расчета одномерных задач с шагом и) из процессоров 5 -5 ц через блоки 3, -3 1 ,двунаправленной передачи данных последовательно передается в узел 21 памяти блока 2 управления, который через блоки 3-3 р,щ двунаправленной передачи данных последовательно пересылает значения на дополнительных границах в блоки 4, -4 ь конечнораэностных моделей, где осуществляется расчет поля итерационным мето 151 бдом по алгоритму, приведенному на фиг, 9. Результат расчета поля из процессоров 19 пересылается в блок 2 управления для вывода в блок 1,Формула из обретенияУстройстводля решения дифференциальных уравнений, содержащее ЗИ процессоров, где М - порядок локально-одномерной схемы, с первого по ЗИ-й блоки двунаправленной передачи данных первой группы, с второй по Ц.+1)-ю группы по тп блоков двунаправленной передачи данных в каждой группе, где Ь = Ь Й , и = Ь Й ш = Ь , Ь - шаг сеточной области, блок управления, блок ввода-вывода, первые информационные входы блока двунаправленной передачи данных с первой по (1 + 1)-ю группы подключены к первому выходу блока управления, первые входы записи блоков двунаправленной передачи данных групп с первой по (Ь + 1)-ю подключены к второму выходу блока управления первые адресные входы блоков двунаправленной передачи данных групп с первой по О + 1)-ю подключены к третьему выходу блока управления, первые входы чтения блоков двунаправленной передачи данных групп с первой по (Ь + 1)-ю подключены к четвертому выходу блока управления, группа информационных входов блока управления подключена к первым выходам блоков двунаправленной передачи данных групп с первой по (Ь + 1)-ю, группа входов запросов блока управления подключена к вторым выходам блоков двунаправленной передачи данных групп с первой по (Ь + 1)-ю, первый выход 1-го блока двунаправленной передачи данных первой группы (1 - 1, , ЗИ) подключен к информаци" онному входу -го процессора, второй выход -го блока двунаправленной,передачи данных первой группы подключен к входу запроса -го процессора, информационные выходы с первого по четвертый -го процессора подключены соответственно к второму входу чтения, к второму информационному входу, второму адресному входу и к второму входу записи -го блока двунаправленной передачи данных первой группы, при этом блок управления содержит узел памяти, регистр адреса, регистр команд, счетчик команд, 7 1 дешифратор, регистр и узел синхронизации, выход регистра адреса подключен к адресному входу узла памяти, к третьему и пятому выходам блока управления, первый выход узла синхронизации подключен к входу считывания регистра, счетному входу счетчика команд, входам считывания регистра команд и регистра адреса, второй выход узла синхронизации под-. ключен к второму выходу блока управ.ления,. выход регистра команд подключен к входу дешифратора, выход котоФрого подключен к входу запуска узла синхронизации, выход счетчика команд подключен к информационному входу регистра адреса, вход задания режима узла синхронизации подключен к группе входов запросов блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены . матриц размером и х ш каждая процессоров и Е матриц размером пхш каждая блоков двунаправленной передачи данных, первый информационный выход процессора 1"й строки (1=1ш) 1 с-го столбца Ь = 1, , и) Г-й матрицы процессоров (= 2.1. + 1) подключен к вторым входам чтения блока двунаправленной передачи данных 1-й строки 1-го столбца, блока двунаправленной передачи данных 1-й строки Ь + 1)-го столбца, блока двунаправленной передачи данных (1-1)-й строки Е-го столбца, блока двунаправленной передачи данных (1+1)-й строки Е-го столбца -й матрицы блоков двунаправленной передачи данных и к второму входу чтения Ц)ш + + Е-го блока двунаправленной передачи данных 1-й группы, второй информационный выход процессора 1-й строки 1-го столбца Ф-й матрицы процессоров подключен к вторым информационным входам блока двунаправленной передачи данных 1-й строки Е-го столбца, блока двунаправленной передачи данных 3-й строки (1+1)-го столбца, блока двунаправленной передачи данных Ц - 1)-й строки Е-го столбца, блока двунаправленной передачи данных (1 + 1)-й строки Е-го столбца -й матрицы блоков двунаправленной передачи данных и к второму инФормационному входу Ц - 1)ш + + Е-го блока двунаправленной передачи данных Г-й группы, третий инфор 2691 51 8 1 О 15 20 25 30 35,передачи данных Ц "1)-й строки Е-го 40 45 50 мационный вход процессора 1-й строки1-го столбца -й матрицы процессоровподключен к вторым адресным входамблока двунаправленной передачи данных 1-й строки Е-го столбца, блокадвунаправленной передачи данных 1-йстроки Ь + 1)-го столбца, блока двунаправленной передачи данных Ц 1)-й строки 1-го столбца, блока двунаправленной передачи данных Ц ++ 1)-й строки 1-го столбца 3-й матрицы блоков двунаправленной передачи данных и к второму адресному входу(1 - 1)ш + 1-го блока двунаправленной передачи данных 6-й группы, четвертый информационный выход процессора 1-й строки Е-го столбца -й матрицы процессоров подключен к вторым входам записи блока двунаправленной передачи данных 1-й строки 1-го столбца,блока двунаправленной передачи данных 1-й строки (К + 1)-го столбца, блока двунаправленной передачиданных Ц - 1)-й строки Е-го столбца,блока двунаправленной передачи данных (1 + 1)-й строки 1-го столбца-й матрицы блоков двунаправленнойпередачи данных и к второму входузаписи (1 - 1)ш + Е-го блока двунаправленной передачи данных 1-й группы, информационный вход процессора1-й строки Е-го столбца 1-й матрицыпроцессоров подключен к первым выходам блока двунаправленной передачиданных 1-й строки 1-го столбца блока двунаправленной передачи данных 1-йстроки Ь + 1)-го столбца, блокадвунаправленной передачи данных (3 1)-й строки 1-го столбца, блока двунаправленной передачи данных Ц + + 1)-й строки Е-го столбца 1-й матрицы блоков двунаправленной передачи данных и к первому выходу Ц1)ш + 1-го блока двунаправленной передачи данных 1-й группы, вход запроса процессора 1-й строки 1-го столбца 1-й матрицы процессоров под-ключен к вторым выходам. блока двуны- равленной передачи данных 1-й строки 1-го столбца, блока двунаправленной передачи данных 1-й строки Ь + + 1)-го столбца, блока двунаправленной передачи данных (1 - 1)-й строки 1-го столбца, блока двунаправленной столбца 1-й матрицы блоков двунаправленной передачи данных и к второму выходу(1-1)ш+Ы-го блока двунаправленной пе 9 1269 редачи данных 1-й группы, третий информационный вход блока двунаправленной передачи данных 1-й строки 1-го столбца 3-й матрицы блоков двунаправленной передачи данных подключен к вторым информационным выходам процессора 1-й строки ф)-го столбца, процессора (1 - 1)-й строки 1-го столбца, процессора (1 + 1)-й строки К-го столбца 3-й матрицы процессо О ров, первый вход записи блока двунаправленной передачи данных 1-й строки К"го столбца -й матрицы блоков двунаправленной передачи данных подключен к четвертым информационным вы ходам процессора 1-й строки Ь)-го столбца, процессора Ц -1)-й строки 1-го столбца, процессора Ц + 1)-й .строки Е-го столбца -й матрицы процессоров, первый адресный вход блока уО двунаправленной передачи данных 1-й строки.Е-го столбца -й матрицы бло,ков двунаправленной передачи данных подключен к третьим информационным выходам процессора 1-й строки (1 - 251)-го столбца, процессора (1-1)-й строки 1-го столбца, процессора (1+ + 1)-й строки 1-го столбца б-й матрицы процессоров, первый вход чтения блока двунаправленной передачи данных -й строки К-столбца 1-й матрицы блоков двунаправленной передачи данных подключен к первым информационным выходам процессора 1-й строки ф - 1)-го столбца, процессора (1 - .1).-й строки 1-го столбца, процессора Ц + 1)-й строки к-го столбца 0-й матрицы процессоров, третий выход блока двунаправленной передачи данных -й строки Е-го столбца 1-й мат 40 рицы блоков двунаправленной передачи данных подключен к информационным 151 10входам процессора 1-й строки Ь -1)-го столбца, процессора (-1)-й строки 1-го столбца, процессора ( + 1)-й строки Е-го столбца 1-й матрицы процессоров, четвертый выход блока двунаправленной передачи данных 1-й строки Е-го столбца 1-й матрицы блоков двунаправленной переда" чи данных подключен к входам запроса процессора 1-й строки- 1)-го столбца, процессора Ц - 1)-й строки К-го столбца, процессора Ц + + 1)-й строки 1-го столбца -й матрицы процессоров,при этом шестой, седьмой и восьмой выходы блока управления подключены соответственно к первому, второму и третьему входам блока ввода-вывода, вход начальных значений блока управления подключен к выходу блока ввода-вывода, при этом в блок управления дополнительно введены первая и вторая группы ключей, информационный вход ключей первой группы подключен к выходу регистра, информационный вход ключей второй группы подключен к выходу узла памяти информационному входу блока управления и к входу начальных значений блока управления, выход ключей первой группы подключен к первому и восьмому выходам блока управления и к информационному входу узла памяти, выход ключей второй группы подключен к информационным входам регистра команд и регистра, управляющий вход ключей первой и второй групп подключен к первому выходу узла синхронизации, вход чтения, вход записи узла. памяти, а также второй, четвертый, шестой и седьмой выходы блока управления подключены к второму выходу узла синхронизации.Э1 2691 51 РЧР регистр частичноео роеритатаС. оунссатор МФий.7 услорюмс ор Уч-учел лаю рчр- ресастр раа ВесаРр- рссаст С- суюфат РоР- рсеис осоачвао:юти чечастичлосо россотатостр МЯосо олоранра Мр роероьтата оурартр Ьтороео ачоралга аечссе.о