Запоминающее устройство с коррекцией ошибок

второи груп преобразов й группы ко пы -теляороголокакото ыхо с выходами второг входы первой груп оедин сравн ныс в овател ого сое лока фо дами вт контрол о ра вх вт в по неч у м второий групп ых одамиыходыдиненывого блгруппыми втонакопител ьеи груподами пкоторого вой группы входы втор инены с вых к н торого с го блока о тел с ро ти ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР 1 О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ОРСНОМУ СВИДЕТЕЛЬСТВ(71) Московский ордена Ленинаи ордена Октябрьской Революцииэнергетический институт(54) (57) 1. ЗАПОМИНАЮЗЦЕЕ УСТРОЙСТВОС КОРРЕКЦИЕЙ ОШИБОК, содержащеепервый и второй блоки формирователей контрольных разрядов по нечетному модулю, первый и второй блоки формирователей четности, регистр числа, первый и второй блокисравнения, мультиплексор, первый ивторой преобразователи кодов и накопитель, входы первой группы которого соединены с входами первойгруппы первого блока формирователей контрольных разрядов по нечетному модулю и являются числовымивходами устройства, выходы первогоблока формирователей контрольныхразрядов по нечетному модулю и выходы первого блока формирователейчетности соединены соответственнос входами второй и третьей группнакопителя, выходы первой группыкоторого соединены с входами первой группы второго блока формирователей контрольных разрядов по нечетному модулю и информационнымивходами первой группы регистра числа, выходы которого являются числовыми выходами устройства, входыпервой группы мультиплексора соединены с выходами первого блока о т л и . а ю щ е е с я тем, что, с целью повышения точности контроля и надежности устройства, в него введены первый и второй элементы ИЛИ, первый и второй дешифраторы, коммутатор, входы первой группы которого соединены с входами .первого преобразователя кодов и выходами первого блока сравнения,выходы коммутатора соединены с входа- . ми второй группы второго преобразователя кодов, а входы второй группы :коммутатора соединены с выходами первого дешифратора и выходами первого элемента ИЛИ, выходы которого соединены с синхровходом регистра числа, информационные входы второй группы которого соединены с выходао ми мультиплексора, . - ,ходы второго элемента ИЛИ соединены с выходами второго блока сравнения, а выход соединен с управляющими выходами первого и второго дешифраторов, входы которых соединены с выходом первого преобразователя кодов, выходы второРудаков Корректор Л. Пилипен оставитель ехред Л.Мик Редактор М. Циткин аказ 3974/5 Тираж 584 ПодписноеГосударственного комитета СССлам изобретений и открытийосква, )К, Раушская наб., д ВНИИП по 3035,го дешифратора являются одними из управляющих выходов устройства, выходы первого и второго блоков формирователей четности соединены соответственно с входами ь выходами первых групп накопителя,2. Устройство по п.1, о т л ич а ю щ е е с я тем, что выходы 1161990первого и второго блоков формирователей четности соединены с входами второй группы соответственно первого и второго блоков формирователей контрольных разрядов по нечетному модулю, а одни иэ выходов второго преобразователя кодов является другим управляющим выходом устройства.Изобретение относится к вычислительной технике, а именно к устройствам с коррекцией ошибок, содержащим многоразрядные блоки памяти,средства для исправления многократных ошибок и может быть использовано для повышения надежности хранения информации при небольшом количестве избыточных разрядов.Известно устройство с коррекцией 1 Оошибок, которое содержит накопительи средства контроля на основе кодаХэмминга 1 .В данном устройстве возможно исправление однократных ошибок и обнаружение некоторых ошибок другой кратности. Недостаток этого устройства -невозможность обнаружения всех ошибок отказавшего блока памяти и исправление наиболее вероятных иэ них.Наиболее близким техническим ре-.шением к изобретению является запоминающее устройство с автономнымконтролем, содержащее накопитель,состоящий из блоков памяти и соединенный с первым формирователем контрольных разрядов, постоянным накопителем и формирователем четностии вторыми формирователем контрольныхразрядов и постоянным накопителем,30сумматор-вычитатель, подключенныйк одним из входов третьего,постоянйого накопителя, соединенного сблоком сравнения и регистрирующейсхемой 21 .Недостаток этого устройства - 35невозможность исправления ошибокпри отказе блока памяти, что непозволяет повысить надежность устройства,40Целью изобретения является повы-шение точности контроля путем исправления наиболее вероятных ошибок при одновременном повышении надежности работы устройства.Поставленная цель достигается тем, что в запоминающее устройство с коррекцией ошибок, содержащее первый и второй блоки Формирователей контрольных разрядов по нечетному модулю, первый и второй блоки формирования четности, регистр числа, первый и гторой блоки сравнения, мультиплексор, первый и второй преобразователи кодов н накопитель,входы первой группы которого соединены с входами первой группы первого блока Формирователей контрольных разрядов по нечетному модулю и являются числовыми входами устройства, выходы первого блока формирователей контрольных разрядов по нечетному модулю и выходы первого блока Формирователей четности соединены соответственно с входами второй и третьей групп накопителя, выходы первой группы которого соединены с входами первой группы второго блока формирователей контрольных разрядов по нечетному модулю и информационными входами первой группы регистра числа, выходы которого являются числовыми выходами устройства, входы первой группы мультиплексора соединены с выходами первого блока сравнения, а входы второй группы - с выходами второго преобразователя кодов, входы первой группы которого соединены с выходами второго блока сравнения, входы первой группы которого соединены с выходами второго блока формирователей контрольных разрядов по нечетному модулю, а входы второй группы соединены - с выходами второй группы накопителя, выходы третьей группы которого соединены с входами первой группы первого блока сравнения,входы второй группы которого соединены с выходами второго блока формирователей четности, введены первый и второй элементы ИЛИ, первый и второй дешифраторы, коммутатор, входы первой группы которого соединены с входами первого преобразователя кодов и выходами первого блока сравнения, выходы коммутатора соединены с входами второй группы второго преобразова.теля кодов, а входы второй группы коммутатора соединены с выходами первого дешифратора и выходами первого элемента ИЛИ, выходы которого соединень с синхровходом регистра числа, информационные входы второй группы которого соединены с выходами мультиплексора, входы второго элемента ИЛИ соединены с выходами второго блока сравнения, а выход соединен с управляющими выходами первого и второго дешифраторов,входы которых соединены с выходом первого преобразователя кодов, выходы второго дешифратора являются одними из управляющих выходов устройства, выходы первого и второго блоков формирователей четности соединены соответственно с входами и выходами , первых групп накопителя.5 Кроме того, выходы первого и второго блоков Формирователей чет. ности соединены с входами второй группы соответственно первого и второго блоков формирователей контрольных разрядов по ,нечетному модулю, а один из выходов второго преобразователя кодов является другим управляюшим выходом устройства. На Фиг,1 изображена принципиальная схема устройства; на Фиг.2 - . блок формирователей контрольных разрядов по нечетному модулю (для шести 8-разрядных блоков памяти);на фиг.3 - связи первого блока формирователей контрольных разрядов по нечетному модулю и первого блока формирователей четности, на Фиг.4 - блок формирователей четности; на фиг.5 - первый преобразователь кодов, элемент ИЛИ, первый и второй дешифраторы; на фиг.6 - таблицы состояний дешифраторов; на фиг.7 - структурнаг схема коммутатора," на фиг.8 - таблица истинности второгопреобразователя,Устройство содержит см.фиг.1)накопитель 1, состоящий из многоразрядных блоков 2 памяти, входыпервой группы накопителя 1 соединены с входами первого блока 3 формирователей контрольных разрядов по 10нечетному модулю и входами первогоблока 4 формирователей четности иявляются числовыми входами 5 устройства, выхоцы первого блока 3 формирователей контрольных разрядов понечетному модулю и выходы первого 15блока 4 формирователей четностисоединены соответственно с входами 6 и 7 второй и -.ретьей групп накопителя 1, выходы первой группы 8которого соединены с входами второго блока 9 формирователей контрольных разрядов по нечетному модулю,второго блока 10 формирователейчетности и входами первой группырегистра 11 Числа, выходы которогоявляются числовыми выходами 12устройства, а входы второй группысоединены с выходами.мультиплексора 13, входы первой группы которого соединены с выходами первогоблока 14 сравнения, входами первогопреобразователя 15 кодов, входамипервой группы коммутатора 16, входы второй. группы мультиплексорами 13соединены с выходами второго пре образователя 17, входы первого элемента ИЛИ 18 соединены с выходамипервого дешифратора 19 и входамивторой группы коммутатора 16, выходы которого соединены с входами 40 второй группы второго преобразователя 17 кодов, входы первой группыкоторого соединены с входами второго элемента ИЛИ 20 и выходамивторого блока 21 сравнения, входы 45 первой группы которого соединеныс выходами второго блока 9 формирователей контрольных разрядов по нечетному модулю, а входы второй группы соединены с выходами второй 50 группы 22 накопителя 1, выходы 23третьей группы которого соединеныс входами первой группы первогоблока 14 сравнения, входы второйгруппы которой соединены с выхода ми второго блока 10 формирователей0 четности, выход первого элемента ИЛИ 18 соединен с синхровходомрегистра 11 числа, выход второгоэлемента ИЛИ 20 соединен с управляющим входом первого 19 и второго24 дешифраторов, входы которых соединены с вьиодом первого преобразователя 15 кодов, выходы второгодешифратора 24 являются однимииз управляющих выходов 25 устройства,В другом варианте этого устройства вьиод блока 4 может быть соединен с второй группой входов блока 3, выход блока 10 может бытьсоединен с второй группой входовблока 9, а выход преобразователя17 имеет допоянительный выход, который является другим управляющимвыходом устройства (на фиг.1 непоказано) .Устройство работает следующимобразом,В очередном цикле записи навходы 5 первой группы накопителя 1поступают коды чисел, подлежащиезаписи, например, 48 разрядов.Тогда разряды с 1-го по 8-й записываются в первый, блок 2 памяти,разряды 9-16 - во второй и так далее. Одновременно в блоках 4 и 3происходит выработка двух группконтрольных разрядов. В блоке 3 получается вычет числа по модулю 7 -это 3 контрольньи разряда, а в блоке 4 получается 8 контрольных разрядов - признаков четности для одноименных разрядов с различных блоков 2. Принцип получения контрольных разрядов поясняется на фиг.2 и4. Полученные две группы контрольных разрядов записываются в избыточные разряды накопителя 1 по входам6 и 7.В режиме считывания информационные разряды поступают при разрешающем потенциале с блока 18 ("О") для записи в регистр 11 числа, а также в блоки 9 и 10, где аналогично блокам 3 и 4 происходит выработка двух групп контрольньи разрядов, которыезатем поступают на одни из входов соответствующих блоков 14 и 21. Одновременно на другие входы этих же блоков поступают значения избыточных разрядов, считанных из накопителя 1. Если в результате сравнения ка выходах блоков 14 и 21 будут нули, то это означает, что ошибки в устройстве нет и другие блоки не сработают.4 50 55 Дешифратор 19 управляет работой коммутатора 16, что позволяет подавать на вход преобразователя 16 шесть разрядов вместо восьми что уменьшает объем памяти преобразователя 17. Преобразователь 17 работает согласно таблице истинности (фиг.8). Как видно из этой таблицы, имеется однозначное соответствие между количеством ошибок в памяти и номером отказавшего блока 2 памяти, что позволяет реализовать коррекцию ошибок разрядностью от 1 до 6 бит. Ошибки кратностью 7 и 8 бит только обнаруживаются. В мультиплексоре 13 осуществляется подключение именно отказавших разрядов, поступающих с блока 14 в те разряды кода 1161990Если в устройстве произошел отказ, то на выходах блоков 14 и 21одновременно или порознь возникаюткоды несравнения .В блоке 14 коды 5 йесравнения определяют разряды,в которых произошла ошибка, а в блоке 21 образуется двоичный код изменения вычета числа по модулю 7.Код несравнения с вьиодов блока 14 10 поступает в преобразователь 15,таблица истинности которого приведенав таблице. Из преобразователя 15считывается по соответствующему ад"ресу код, который определяет сос тояние устройства: имеется. исправляемая ошибка (количество разрядовмежду отказавшим первым разрядоми отказавшим последним разрядом непревосходит, например, 6 позиций), 26 имеется неисправляемая ошибка (количество разрядов между первым ипоследним отказавшими разрядами бо"лее 6) . Считанньй код поступает вдешифраторы 19 и 24, на которые од новременно поступает сигНал об ошибке с выхода элемента ИЛИ 20. Конкретная реализация связей между этими блоками представлена на фиг,5.Взависимости от состояния устройствана управляющем выходе устройствабудут те или иные коды. Так, если"1" на выходе 25, то это означает,что есть неисправляемая ошибка;если "1" на выходе 25 то зто ознаг, чает, что ошибка в койтрольньи разрядах, соответствующих признакамчетности, если "1" на выходе 25то это означает, что произола ошибка в контрольных разрядах, хранящих вычет числа.числа, которые соответствуют отка завшему блоку 2 памяти (номер этого блока в унитарном коде - 6 шин - поступает из блока 17). Поскольку с блока 18 в данном случае поступает "1", то разрешается запись (исправление) разрядов в регистр 11 по входам второй группы. При необходимости выход блока 18 можно также сделать управляющим выходом устройства.В случае модификации предложенного устройства элементы, реализующие вторую строку таблицы истинности дешифратора 24, можно исключить. Один из выходов блока 17, а именно 7-й, будет выполнять егофункции, т.е. может быть достигнуто аппаратное упрощение за счетусложнения связей.5 Технико-экономическое преимущество устройства заключается в том,что обеспечена возможность исправления наиболее вероятных ошибок приотказе одного блока памяти. Количество контрольных разрядов увеличено на 22,2 Ж, Количество информационных разрядов может быть увели".чено с 49. до 56, или на 13,5 Х, Вто же время процент исправляемых 15 ошибок доходит до 90%. Следовательно, повышена точность контроля.9 11 б 1990 1 О Д 1 ВыходыВходыВыходыВходы Выходы Входы Выходы Входы ооо 01000011 11 ооггоого огг ооогггог001 000001 1000010 0 ООООООО ООООООО 1 оооооого оог гоогоою 11 оол го ОООООЮг10 00010 гоооггог 1 11 оггооого огг ооооооо оооогооо гогооогоггоооого 1 ОО 1 ОО 1 О оогюгог оог юоо оооо огоого гооюгог 1 О 1 оооггю оооооогг ОО 1 оог оооо оооогггг оо ггоооюг оогюог оог 11оосо ООгОО 11 о 1 оогюоог 100001 огггооог ооовио гооооою оооог юо гггоооогооогггю огг 0 00001110 ооггоогг оог онвггю огогви1 гоооггго юг огооог ю гоооогоо ООО 11 ООО оог оо ог г огоого огг гоооог гоооог юга 11 огг г гоооог г 11000000 оооооггг г 1 О 1 ООгОЮ Огг 00100011 110000 гогоогго юоогою 11 1 оогогюг огоогггггооог 1гог 111 ою 11101 111 0111 г 00 110000 гггггодо 001010 ою 1001 00 111 0001 ооггоггг оюгогг11 1 00111110огг 01011110ОО 111 оаг 01011111 1гггггоогвогоо ог югого ЮЮ 10 Ю гооггггооог оггоггю ггооогоог юг01 огг ого ою 11001010 01110010 Юг 1 ООЮ огоюг гоггггю ггого 111 югоггго ггоог 110огг 111 111001 011101 ю 011 111100 10 Вее комбинзцнидо 1 и 8 единниныект один код оогггга 00 1010110гггооою ооггг оо ггогогю юг г оооо гггоогюоггггою 10111010 11 о оюоооггг г ооюг;11 ггггоою оо оооо огооооог юооооог ООООО 1 Ю ОЮООЮ 1000001 1.оооггоогООО 1 ООогоогоо1000100 огогооог ) гоогоооо гоооогЮ 1 ОООООО ОООО 1гоооогггооог гооог 111 оою 1 ог г Дооагюг оог гоогог гооггоогго огг1161990 Ю 20 ил бпица ссстоянойЙаиррагпара 19 7 а 5 пииа свсмойно